模數(shù)轉換器（Analog to Digital Convertor,ADC）是連接自然界模擬信號與數(shù)字處理系統(tǒng)的橋梁,是集成電路設計的一個重要方向。當代無線便攜設備驅使模數(shù)轉換器向著高速、高精度以及低功耗的方向發(fā)展。與快閃型模數(shù)轉換器、流水線型模數(shù)轉換器相比,逐次逼近型模數(shù)轉換器（SARADC）擁有相對較低的功耗,中等甚至較高的轉換速度和精度以及簡單的結構。其數(shù)字化程度高,能夠充分受益于當代集成電路特征尺寸的日益縮小,因此被廣泛應用,成為了模數(shù)轉換器設計領域的一大熱點。論文主要研究了應用于便攜式數(shù)字處理系統(tǒng)的中精度、中速SARADC設計,提出了 一種具有數(shù)字后端校正功能的精度9位,采樣率為50Ms/s的電容分段式SARADC。采用三態(tài)電荷重分配技術,降低了開關切換的功耗,并且提高了電荷重分配的速度;采用動態(tài)比較器提高比較速度,并且不消耗靜態(tài)功耗;最后,提出一種數(shù)字后端冗余校正方法,移除橋電容失配帶來的非線性,提高電路的性能。該ADC通過SMIC180nm工藝實現(xiàn),電源電壓1.8V。后仿結果表明,校正后的 ADC 的最大 DNL 和 INL 分別為+0.17/-0.67 LSB 和+0.... 

【文章來源】：浙江大學浙江省 211工程院校 985工程院校 教育部直屬院校

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【學位級別】：碩士

【部分圖文】：

圖１．２快閃型ＡＤＣ結構示意圖??１．２．２兩級快閃型ＡＤＣ??

讀碼的質量為１￣４０磅。＾％年，數(shù)學家Ｔａｒｔａｇｌｉａ提出了?一種新的方法，使用質??量分別為１，２，４，８，１６，＾磅的珪碼，其算法類似今天的ＳＡＲＡＤＣ的基本算法。該??算法的量程在６３磅Ｗ內(nèi)，化原先的４０磅設定高出很多。稱重的過程如圖１．６所??示，假設我們所要稱重的物品是４５磅。??■＂Ｔ；；；；；；－?．假設物品質量為４５磅??－????Ｘ＞?３２？?／?＼?是，最髙位１??二二二二?Ｘ?＞?（３２＂Ｈ１６）?？?否，第二位為０??．１１Ｈ…Ｈ?Ｘ?＞?（３２＋８）?？?是，第蘭位為１??－－Ｘ?３?Ｃ３２＋ｅ＋４：＞?？?是，第四位為?１??ｍ?Ｘ?３?（３２＋８＋４＋２）?？?否，第五位為０??□?Ｘ?３?Ｃ３２＋ｅ＋４＋＊０?？?是，第六位為?１??Ｘ?＝?４５ｉ〇＝?ＩＯＩＩＯＩ２??圖１．６二分搜索法示意圖??１．２．５過采樣型ＡＤＣ??輸入信號的最高頻率ｆｍ遠遠小于０．５倍的采樣頻率的ＡＤＣ

??圖１．７?２－Ａ型ＡＤＣ原理示意圖??每一種ＡＤＣ都有自身的優(yōu)點和缺點，因為它們都在轉換速度、精度、功耗、??尺寸、靜態(tài)特性和動態(tài)特性之間做取舍。對于特定的應用，某些指標會比其他的??參數(shù)更為重要。比如，高性能傳感器需要高精度的ＡＤＣ，但是對轉換速度和功??耗的要求并不高；通信系統(tǒng)需要非常高的采樣速度，但是對精度和功耗要求化不??商。??精度??Ｌ?／丈?Ａ?ＡＤＣ??２２?－?｜／?Ｐｉｐｅｌｉｎｅｄ?ＡＤＣ??ｉ；?＾Ｈｉ??１２?－?＼ＳＡＲＡＤＣ??２?Ｆ????，速度??１ｋ?１０ｋ?１００ｋ?１Ｍ?１０Ｍ?１００Ｍ１Ｇ?１０Ｇ??圖１．８不同類型ＡＤＣ的適用領域??８??

【參考文獻】：
期刊論文
[1]A 10 b 50 MS/s two-stage pipelined SAR ADC in 180 nm CMOS[J]. 沈易,劉術彬,朱樟明.  Journal of Semiconductors. 2016(06)
[2]A 10-bit 50-MS/s reference-free low power SAR ADC in 0.18-μm SOI CMOS technology[J]. 喬寧,張國全,楊波,劉忠立,于芳.  半導體學報. 2012(09)



本文編號：3457010