基于LDO設(shè)計(jì)的PDN建模及其穩(wěn)定性研究
發(fā)布時(shí)間：2021-10-22 08:13
隨著集成電路工藝的發(fā)展,片上系統(tǒng)（SoC）中電源分配網(wǎng)絡(luò)（PDN）低電源電壓和高集成度的需求大幅增加,傳統(tǒng)的PDN結(jié)構(gòu)難以滿足細(xì)粒度電壓、動(dòng)態(tài)供電電壓和負(fù)載響應(yīng)速度等方面的需求。集成多個(gè)片上穩(wěn)壓器已經(jīng)成為解決PDN功率傳輸問題的一個(gè)有效途徑,目前片上穩(wěn)壓器多選用低壓差線性穩(wěn)壓器（LDO）。然而,由于Multi-LDOs和龐大負(fù)載網(wǎng)絡(luò)之間復(fù)雜的互連結(jié)構(gòu),使得PDN的穩(wěn)定性面臨巨大挑戰(zhàn)。本課題來源于國(guó)家部委項(xiàng)目,論文基于LDO的研究與設(shè)計(jì),重點(diǎn)針對(duì)片上集成多個(gè)數(shù)字LDOs的PDN建模及其穩(wěn)定性判據(jù)展開研究。通過對(duì)模擬LDO（A-LDO）工作機(jī)制的分析得到A-LDO不能在近閾值的電源電壓附近工作,且模擬的實(shí)現(xiàn)方式導(dǎo)致A-LDO的工藝擴(kuò)展性較差。論文為了驗(yàn)證穩(wěn)定性方法的完備性,首先設(shè)計(jì)了一款A(yù)-LDO,采用源極跟隨器作為誤差放大器負(fù)載的電路結(jié)構(gòu)和輸出級(jí)補(bǔ)償通路,改善了負(fù)載瞬態(tài)響應(yīng)和系統(tǒng)穩(wěn)定性。A-LDO基于SMIC0.13μm CMOS工藝進(jìn)行實(shí)現(xiàn),輸入電壓范圍1.753V,輸出電壓為1.5V,負(fù)載電流范圍100μA100mA內(nèi)電路都穩(wěn)定。在低于90...
【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁(yè)數(shù)】：95 頁(yè)
【學(xué)位級(jí)別】：碩士
【部分圖文】：
ITRS報(bào)告預(yù)測(cè)半導(dǎo)體特征尺寸到加21年將不再縮小
本章首先介紹了電源分配網(wǎng)絡(luò)的結(jié)構(gòu)以及其模型建立的原理進(jìn)行了分析，然后分別介紹了 A-LDO 和 D-LDO 的工作原理，指出低壓差線性穩(wěn)壓器的模擬和數(shù)字工作方式的優(yōu)缺點(diǎn)，并給出了 LDO 的主要設(shè)計(jì)指標(biāo)，最后對(duì)最近提出的 D-LDO 主要的結(jié)構(gòu)進(jìn)行了剖析。2.1 PDN 結(jié)構(gòu)典型的 PDN 主要包括四個(gè)部分：芯片外供電網(wǎng)絡(luò)，PCB 板，封裝結(jié)構(gòu)，以及芯片上電源分配網(wǎng)絡(luò)結(jié)構(gòu)[32]，具體如圖 2.1 所示。片外供電網(wǎng)絡(luò)主要是 DC-DC 等大型的穩(wěn)壓器模塊（VoltageRegulatorModule，VRM）組成向芯片上部輸送功率，整體結(jié)構(gòu)從片外穩(wěn)壓器到芯片電源分配網(wǎng)絡(luò)傳輸效率不斷提高[33]，芯片上部的電路模塊的電流直接從芯片 PDN 吸收工作。傳統(tǒng)的 PDN 設(shè)計(jì)主要專注與片外去耦電容等對(duì)電源完整性的影響，基于 Smith L 提出的基于目標(biāo)阻抗設(shè)計(jì)方法[34]進(jìn)行匹配片外阻抗的PDN 設(shè)計(jì)等方面的研究，對(duì)于片上復(fù)雜互連芯片 PDN 卻研究較少，本文研究重點(diǎn)是片上電源分配網(wǎng)絡(luò)。
outVoltage）定義為 LDO 剛進(jìn)入穩(wěn)壓狀態(tài)時(shí)，輸入 LDO 穩(wěn)壓器輸入輸出電壓關(guān)系圖，LDO 工作狀態(tài)n）、壓差區(qū)（DropoutRegion）、調(diào)整區(qū)（Regulation壓基本保持恒定，受輸入電壓影響很小。當(dāng) VIN減電路輸出電壓 VOUT偏離穩(wěn)壓值，LDO 失去對(duì)輸出交接處的輸入電壓VIN和輸出電壓VOUT的差值是 Lut Voltage。設(shè)此時(shí) PMOS 功率管的導(dǎo)通電阻為 ROltage 表示如下：RDO LOAD ONV I場(chǎng)合，要求更高的轉(zhuǎn)換效率，所以在設(shè)計(jì) LDO 電小，從上面公式總可以得降低 PMOS 的導(dǎo)通電阻途徑。
【參考文獻(xiàn)】：
博士論文
[1]高性能低壓差線性穩(wěn)壓器研究與設(shè)計(jì)[D]. 王憶.浙江大學(xué) 2010
[2]高速電路電源分配網(wǎng)絡(luò)設(shè)計(jì)與電源完整性分析[D]. 張木水.西安電子科技大學(xué) 2009
碩士論文
[1]低功耗低壓差線性穩(wěn)壓器研究與設(shè)計(jì)[D]. 陳琛.浙江大學(xué) 2017
[2]CMOS全集成LDO線性穩(wěn)壓器的設(shè)計(jì)[D]. 曹俊杰.黑龍江大學(xué) 2014
本文編號(hào)：3450710
【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁(yè)數(shù)】：95 頁(yè)
【學(xué)位級(jí)別】：碩士
【部分圖文】：
ITRS報(bào)告預(yù)測(cè)半導(dǎo)體特征尺寸到加21年將不再縮小
本章首先介紹了電源分配網(wǎng)絡(luò)的結(jié)構(gòu)以及其模型建立的原理進(jìn)行了分析，然后分別介紹了 A-LDO 和 D-LDO 的工作原理，指出低壓差線性穩(wěn)壓器的模擬和數(shù)字工作方式的優(yōu)缺點(diǎn)，并給出了 LDO 的主要設(shè)計(jì)指標(biāo)，最后對(duì)最近提出的 D-LDO 主要的結(jié)構(gòu)進(jìn)行了剖析。2.1 PDN 結(jié)構(gòu)典型的 PDN 主要包括四個(gè)部分：芯片外供電網(wǎng)絡(luò)，PCB 板，封裝結(jié)構(gòu)，以及芯片上電源分配網(wǎng)絡(luò)結(jié)構(gòu)[32]，具體如圖 2.1 所示。片外供電網(wǎng)絡(luò)主要是 DC-DC 等大型的穩(wěn)壓器模塊（VoltageRegulatorModule，VRM）組成向芯片上部輸送功率，整體結(jié)構(gòu)從片外穩(wěn)壓器到芯片電源分配網(wǎng)絡(luò)傳輸效率不斷提高[33]，芯片上部的電路模塊的電流直接從芯片 PDN 吸收工作。傳統(tǒng)的 PDN 設(shè)計(jì)主要專注與片外去耦電容等對(duì)電源完整性的影響，基于 Smith L 提出的基于目標(biāo)阻抗設(shè)計(jì)方法[34]進(jìn)行匹配片外阻抗的PDN 設(shè)計(jì)等方面的研究，對(duì)于片上復(fù)雜互連芯片 PDN 卻研究較少，本文研究重點(diǎn)是片上電源分配網(wǎng)絡(luò)。
outVoltage）定義為 LDO 剛進(jìn)入穩(wěn)壓狀態(tài)時(shí)，輸入 LDO 穩(wěn)壓器輸入輸出電壓關(guān)系圖，LDO 工作狀態(tài)n）、壓差區(qū)（DropoutRegion）、調(diào)整區(qū)（Regulation壓基本保持恒定，受輸入電壓影響很小。當(dāng) VIN減電路輸出電壓 VOUT偏離穩(wěn)壓值，LDO 失去對(duì)輸出交接處的輸入電壓VIN和輸出電壓VOUT的差值是 Lut Voltage。設(shè)此時(shí) PMOS 功率管的導(dǎo)通電阻為 ROltage 表示如下：RDO LOAD ONV I場(chǎng)合，要求更高的轉(zhuǎn)換效率，所以在設(shè)計(jì) LDO 電小，從上面公式總可以得降低 PMOS 的導(dǎo)通電阻途徑。
【參考文獻(xiàn)】：
博士論文
[1]高性能低壓差線性穩(wěn)壓器研究與設(shè)計(jì)[D]. 王憶.浙江大學(xué) 2010
[2]高速電路電源分配網(wǎng)絡(luò)設(shè)計(jì)與電源完整性分析[D]. 張木水.西安電子科技大學(xué) 2009
碩士論文
[1]低功耗低壓差線性穩(wěn)壓器研究與設(shè)計(jì)[D]. 陳琛.浙江大學(xué) 2017
[2]CMOS全集成LDO線性穩(wěn)壓器的設(shè)計(jì)[D]. 曹俊杰.黑龍江大學(xué) 2014
本文編號(hào)：3450710
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