隨著晶體管特征尺寸縮小至10 nm以下,傳統(tǒng)Si基MOSFET面臨諸多挑戰(zhàn),而新型溝道材料和器件結(jié)構(gòu)將有望進一步提升器件性能�；诮^緣體上鍺襯底的無結(jié)型晶體管（GOI-JLT）制作工藝簡單、電學特性優(yōu)良,有望在空間電子系統(tǒng)中應用。利用TCAD仿真軟件Sentaurus,研究了GOI-JLT的電學特性,提出一種通過調(diào)節(jié)溝道摻雜分布來優(yōu)化器件性能的方法。仿真結(jié)果表明,溝道采用高斯摻雜分布,能顯著降低器件關態(tài)漏電流（降低約三個數(shù)量級）,提高開關比（提高約三個數(shù)量級）,抑制短溝道效應。 

【文章來源】：微電子學. 2020,50(01)北大核心

【文章頁數(shù)】：6 頁

【部分圖文】：

仿真中GOI-JLT的結(jié)構(gòu)及參數(shù)示意圖

式中,Na(x,y,z)表示在(x,y,z)處的摻雜濃度;z0和σ分別表示峰值濃度位置和高斯分布標準差;Npeak表示高斯分布的峰值摻雜濃度,仿真中,Npeak設置為1×1019 cm-3。以上分布函數(shù)可以通過簡單的離子注入工藝來實現(xiàn),并通過調(diào)節(jié)離子注入工藝中的注入能量、注入劑量和掩蔽層厚度等來改變分布函數(shù)的參數(shù)。圖5所示為沿z方向高斯摻雜分布的示意圖(沿溝道方向截面,z0=4 nm,σ=2 nm),源漏區(qū)摻雜濃度固定為5×1019 cm-3。實際制作器件時,為了簡化工藝,源漏區(qū)可以采用與溝道相同的摻雜分布,不必單獨摻雜。在L=25 nm、TGe=10 nm、W=20 nm、Vd=-1 V的條件下進行仿真,高斯分布的峰值位置為z0=0,位于溝道的表面。不同σ下器件的Id-Vg曲線如圖6(a)所示,器件源端接地,Vs=0 V。提取出的Ion/Ioff和SS如圖6(b)所示。為了進行對比,溝道均勻摻雜(UD)的摻雜濃度與高斯分布相同,均為1×1019 cm-3。從圖6(a)可以看出,與均勻摻雜的器件相比,采用高斯分布可以顯著降低Ioff,而對Ion的影響很小,因此可以增加開關比。隨著σ減小,器件性能的提升更加明顯。從圖6(b)可以看出,σ=3 nm時,相比于均勻摻雜,Ion/Ioff可以提高約三個數(shù)量級,SS也得到明顯改善。

z0對GOI-JLT中Ion/Ioff和SS的影響


本文編號：3410514