新型集成電路設(shè)計(jì)對(duì)轉(zhuǎn)換器分辨率的更高要求,促使轉(zhuǎn)換器速率不斷提高,導(dǎo)致現(xiàn)有的CMOS,LVDS等接口電路不能滿足轉(zhuǎn)換器的發(fā)展需要。用以支持更高速度轉(zhuǎn)換器的接口電路設(shè)計(jì)己經(jīng)成為集成電路設(shè)計(jì)中急需解決的新問(wèn)題。本文針對(duì)上述需求,設(shè)計(jì)了一種高速串行接口電路,該接口滿足JESD204B標(biāo)準(zhǔn),其速度最高可達(dá)12.5Gbps。本文設(shè)計(jì)的高速串行接口電路是一種連接轉(zhuǎn)換器和接收機(jī)（FPGA、ASSP或ASIC）的千兆級(jí)串行數(shù)據(jù)鏈路。利用串化器/解串器（SerDes）技術(shù),在原有基礎(chǔ)上生成新型特殊鏈路,從而簡(jiǎn)化高速轉(zhuǎn)換器到接收機(jī)（FPGA、ASSP或ASIC）的接口鏈接。該高速串行接口電路采用添加控制字符和尾字符的方法對(duì)輸入端進(jìn)行數(shù)據(jù)打包,使其形成一系列8位幀數(shù)據(jù)。使用多項(xiàng)式為1+X14+X15的自行同步加擾器模塊,減少頻譜尖峰現(xiàn)象及數(shù)據(jù)誤碼。論文基于JESD204B標(biāo)準(zhǔn)建立特殊的數(shù)據(jù)鏈路層;使用初始化幀同步、初始化通道同步、確定性延遲、幀對(duì)齊的監(jiān)測(cè)和校正等方法,提高整個(gè)數(shù)據(jù)鏈路的傳輸正確性。同時(shí)采用8b/10b編解碼方式對(duì)數(shù)據(jù)進(jìn)行編解碼,并生成特殊控制符,用以實(shí)現(xiàn)通道對(duì)準(zhǔn)監(jiān)控和維護(hù)。論文建立了完整的系... 

【文章來(lái)源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：70 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語(yǔ)對(duì)照表
第一章 緒論
    1.1 研究的背景與意義
    1.2 國(guó)內(nèi)外研究發(fā)展現(xiàn)狀
    1.3 論文的主要工作
第二章 JESD204B標(biāo)準(zhǔn)概述
    2.1 JESD204系列標(biāo)準(zhǔn)的分類及區(qū)別
        2.1.1 JESD204
        2.1.2 JESD204A
        2.1.3 JESD204B
    2.2 JESD204B標(biāo)準(zhǔn)原理
    2.3 本章小結(jié)
第三章 基于JESD204B標(biāo)準(zhǔn)接口設(shè)計(jì)原理
    3.1 傳輸層設(shè)計(jì)原理
    3.2 擾碼模塊設(shè)計(jì)原理
    3.3 數(shù)據(jù)鏈路層
        3.3.1 代碼組同步
        3.3.2 初始化通道同步
        3.3.3 用戶數(shù)據(jù)傳輸（字符替代）
        3.3.4 鏈路配置參數(shù)
        3.3.5 數(shù)據(jù)鏈路層的同步與對(duì)齊
        3.3.6 確定性延遲
        3.3.7 JESD204B與JESD204A中信號(hào)的兼容性分析
    3.4 8b/10b編解碼
    3.5 本章小結(jié)
第四章 接口設(shè)計(jì)方案
    4.1 電路的功能介紹
    4.2 電路的實(shí)際架構(gòu)及模塊劃分
    4.3 本章小結(jié)
第五章 電路仿真結(jié)果及分析
    5.1 應(yīng)用層模塊仿真
    5.2 擾碼層模塊仿真
    5.3 傳輸層模塊仿真
    5.4 8b/10b編解碼模塊仿真
    5.5 本章小結(jié)
第六章 總結(jié)與展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)介


【參考文獻(xiàn)】：
期刊論文
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