現(xiàn)今信息化社會(huì)很大程度上歸功于集成電路的快速發(fā)展。集成電路自誕生到如今單片集成上百億個(gè)晶體管,其制造技術(shù)和設(shè)計(jì)方法都發(fā)生了很大改變,集成電路的制造工藝節(jié)點(diǎn)己接近原子尺寸。光刻和化學(xué)機(jī)械拋光（CMP）等先進(jìn)制造工藝都表現(xiàn)出對(duì)芯片版圖的依賴,從而易造成關(guān)鍵尺寸的偏差,而這些偏差最終會(huì)影響到電路的整體性能和成品率。工藝偏差和芯片可制造性己經(jīng)成為制約集成電路性能和成品率的關(guān)鍵因素。冗余金屬填充技術(shù)屬于新一代的設(shè)計(jì)方法學(xué),是可制造性設(shè)計(jì)和成品率驅(qū)動(dòng)的設(shè)計(jì)方法中的重要技術(shù)。針對(duì)光刻和CMP產(chǎn)生的工藝偏差,通過(guò)冗余金屬填充的方式,可改善芯片互連線的密度分布,從而減小由于工藝偏差引起的互連線尺寸的損失。同時(shí)在14nm及以下工藝中,光刻工藝已達(dá)到了工程極限。為了得到更小尺寸的線寬,必須對(duì)互連線采用雙曝光工藝技術(shù),而這種雙曝光工藝對(duì)冗余金屬填充技術(shù)也提出了更高的要求。所以本論文主要針對(duì)在雙曝光工藝下（即14nm工藝中）冗余金屬填充的物理實(shí)現(xiàn)。首先,在不修改原版圖的前提下,兼顧版圖圖形密度、密度梯度和冗余金屬填充率等,提出同時(shí)滿足光刻和CMP工藝需求的冗余金屬填充方式,即通過(guò)對(duì)填充區(qū)域的區(qū)分,對(duì)不同的填充區(qū)... 

【文章來(lái)源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

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【學(xué)位級(jí)別】：碩士

【部分圖文】：

摩爾定律發(fā)展趨勢(shì)示意圖

的解決空間十分有限，并且新工藝研發(fā)成本也是一個(gè)重要影響因素。圖 1.3 顯示了工藝研發(fā)成本隨工藝節(jié)點(diǎn)發(fā)展的變化情況。圖1.3 工藝研發(fā)成本隨工藝節(jié)點(diǎn)發(fā)展的趨勢(shì)圖由圖 1.3 可以看出，工藝研發(fā)成本隨工藝節(jié)點(diǎn)增長(zhǎng)在早期還是線性增長(zhǎng)，而到

會(huì)造成芯片功能、功耗、可靠性的波動(dòng)，進(jìn)而導(dǎo)致成品率和壽命的下降。圖 1.2 顯示了工藝偏差在不同工藝節(jié)點(diǎn)對(duì)芯片成品率的影響。圖1.2 工藝偏差對(duì)成品率的影響由上圖可知，在 0.18um 工藝節(jié)點(diǎn)后，由制造環(huán)境、塵埃、顆粒，以及通孔失效造成的隨機(jī)失效已經(jīng)被由版圖設(shè)計(jì)、圖形設(shè)計(jì)的系統(tǒng)偏差所取代。除了直接導(dǎo)致芯片失效，工藝偏差還對(duì)互連線的電學(xué)參數(shù)有巨大的影響，給芯片性能和可靠性帶來(lái)巨大挑戰(zhàn)。當(dāng)工藝進(jìn)入 14nm，僅僅希望通過(guò)工藝進(jìn)步和引入新材料來(lái)減小工藝偏差已經(jīng)變得越來(lái)越困難。因?yàn)樘卣鞒叽绲臏p小，局部位置已經(jīng)只有幾個(gè)原子的尺寸，留給工藝的解決空間十分有限，并且新工藝研發(fā)成本也是一個(gè)重要影響因素。圖 1.3 顯示了工藝研發(fā)成本隨工藝節(jié)點(diǎn)發(fā)展的變化情況。圖1.3 工藝研發(fā)成本隨工藝節(jié)點(diǎn)發(fā)展的趨勢(shì)圖由圖 1.3 可以看出，工藝研?

【參考文獻(xiàn)】：
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