發(fā)布時(shí)間：2021-08-10 03:57

　　軟件定義網(wǎng)絡(luò)（SDN）作為一種新型網(wǎng)絡(luò)技術(shù),將傳統(tǒng)交換/路由設(shè)備的控制功能從系統(tǒng)設(shè)備中剝離出來(lái),從而促使網(wǎng)絡(luò)變得更加靈活,具有更好的可擴(kuò)展性,便于支持網(wǎng)絡(luò)新技術(shù)和業(yè)務(wù)創(chuàng)新。SDN數(shù)據(jù)轉(zhuǎn)發(fā)系統(tǒng)架構(gòu)作為SDN交換機(jī)的存儲(chǔ)轉(zhuǎn)發(fā)子系統(tǒng),首先對(duì)接收到的數(shù)據(jù)流進(jìn)行識(shí)別處理,然后根據(jù)處理結(jié)果進(jìn)行入隊(duì)緩存操作。SDN數(shù)據(jù)轉(zhuǎn)發(fā)系統(tǒng)的100G的高速接口,需要采用高速大容量的外掛緩存,也是本文主要研究的關(guān)鍵技術(shù)。本文根據(jù)實(shí)驗(yàn)室承擔(dān)的研究課題“軟件定義網(wǎng)絡(luò)數(shù)據(jù)轉(zhuǎn)發(fā)系統(tǒng)架構(gòu)及關(guān)鍵技術(shù)研究”,針對(duì)隊(duì)列及報(bào)文緩存機(jī)制進(jìn)行了深入的研究。論文首先介紹了課題的研究背景,對(duì)現(xiàn)有的報(bào)文緩存機(jī)制進(jìn)行歸納分析,總結(jié)隊(duì)列及報(bào)文緩存技術(shù)的關(guān)鍵點(diǎn);介紹了SDN數(shù)據(jù)轉(zhuǎn)發(fā)系統(tǒng)的總體設(shè)計(jì)方案及硬件實(shí)現(xiàn)方案,并詳細(xì)研究了現(xiàn)有外掛存儲(chǔ)器的工作性能。其次提出一種由SRAM和SDRAM存儲(chǔ)器共同構(gòu)成的層次化線速緩存架構(gòu),其中,外掛SDRAM作為緩存實(shí)體,提供大容量數(shù)據(jù)幀存儲(chǔ),采用多通道并行技術(shù)進(jìn)行讀寫,SRAM負(fù)責(zé)存儲(chǔ)每個(gè)隊(duì)列的頭部和尾部數(shù)據(jù)。第三,闡述了多通道層次化線速緩存架構(gòu)的整體設(shè)計(jì)和各個(gè)子模塊的詳細(xì)設(shè)計(jì);第四,對(duì)多通道層次化線速緩存架構(gòu)中的... 

【文章來(lái)源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：87 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

不同長(zhǎng)度數(shù)據(jù)幀訪問(wèn)DDR4SDRAM的利用率柱狀圖

（1）接收調(diào)度仿真接收調(diào)度模塊從開始到 26.4us 之間進(jìn)行初始化，init 信號(hào)拉高。圖4.4 片內(nèi)存儲(chǔ)器初始化仿真初始化期間，各個(gè)片內(nèi)存儲(chǔ)器的內(nèi)容清空，如圖 4.4 所示，空閑隊(duì)列的頭指針（free_BD_head_ptr_out）指向 0 地址，隊(duì)列的分片數(shù)（queue_BD_num）為 0，下一跳地址(next_BD_addr)指向 0，初始化直到 init 信號(hào)拉高結(jié)束。接收調(diào)度器為 64 字節(jié)數(shù)據(jù)幀分配緩存地址的仿真波形如圖 4.5 所示。圖4.5 接收調(diào)度模塊 64 字節(jié)數(shù)據(jù)幀分配地址仿真

跳地址(next_BD_addr)指向 0，初始化直到 init 信號(hào)拉高結(jié)束。接收調(diào)度器為 64 字節(jié)數(shù)據(jù)幀分配緩存地址的仿真波形如圖 4.5 所示。圖4.5 接收調(diào)度模塊 64 字節(jié)數(shù)據(jù)幀分配地址仿真

【參考文獻(xiàn)】：
期刊論文
[1]思博倫交付具備領(lǐng)先密度和性能的BASE-T以太網(wǎng)測(cè)試解決方案[J].   電信網(wǎng)技術(shù). 2016(01)
[2]可編程的網(wǎng)絡(luò)——軟件定義網(wǎng)絡(luò)[J]. 吳承治,羅正華.  現(xiàn)代傳輸. 2013(04)
[3]40G/100G以太網(wǎng)關(guān)鍵技術(shù)的研究與應(yīng)用[J]. 張小丹,程丹,徐晶,黃紅斌,劉偉平,陳舜兒.  光通信技術(shù). 2011(04)
[4]第三代高速網(wǎng)絡(luò)存儲(chǔ)器滿足高帶寬、低延時(shí)需求[J]. 雍萍萍.  集成電路應(yīng)用. 2010(07)
[5]基于FPGA設(shè)計(jì)的功能仿真和時(shí)序仿真[J]. 戚新宇.  航空電子技術(shù). 2005(03)
[6]分片與多播基于網(wǎng)絡(luò)處理器的高速實(shí)現(xiàn)[J]. 俞致偉.  微機(jī)發(fā)展. 2005(07)

碩士論文
[1]基于高性能FPGA與多核DSP架構(gòu)的并行設(shè)計(jì)[D]. 胡桂彬.西安電子科技大學(xué) 2015
[2]專用交換機(jī)隊(duì)列調(diào)度管理及總線控制的設(shè)計(jì)與實(shí)現(xiàn)[D]. 姜晨.西安電子科技大學(xué) 2015
[3]基于FPGA及以太網(wǎng)技術(shù)的100G接口板設(shè)計(jì)[D]. 程博鋒.南京理工大學(xué) 2014
[4]基于層次化存儲(chǔ)的高性能數(shù)據(jù)包緩存機(jī)制的研究與實(shí)現(xiàn)[D]. 陳琨.西安電子科技大學(xué) 2012
[5]DRM接收機(jī)的硬件設(shè)計(jì)與實(shí)現(xiàn)[D]. 徐慶智.天津大學(xué) 2008



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