時間同步在數(shù)字系統(tǒng)中的應(yīng)用非常廣泛,但傳統(tǒng)的數(shù)字電路課程沒有相關(guān)的學(xué)習(xí)內(nèi)容。為了設(shè)計出既適合數(shù)字電路教學(xué)又具有專業(yè)特色的實驗項目,將科研成果引入實驗教學(xué),開設(shè)了數(shù)字電路的時間同步實驗。使用兩塊FPGA芯片模擬兩個數(shù)字系統(tǒng),利用信號發(fā)生器、GPS接收天線、GPS可馴鐘等器件實現(xiàn)兩個系統(tǒng)的時間同步,并對時間同步誤差進行測量、分析,在此基礎(chǔ)上實現(xiàn)在同步控制信號短時間丟失時保持系統(tǒng)同步及同步自動化等功能。實踐表明,該實驗有利于培養(yǎng)學(xué)生在工程背景下進行數(shù)據(jù)統(tǒng)計分析的能力,鍛煉學(xué)生多系統(tǒng)協(xié)同工作的意識和思維。 

【文章來源】：實驗技術(shù)與管理. 2020,37(09)北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

實驗電路結(jié)構(gòu)框圖

ⅲ?碩絲詰?信號也輸入到FPGA。實驗中，要求學(xué)生按照圖1所示的結(jié)構(gòu)框圖搭建電路，編寫FPGA程序?qū)崿F(xiàn)輸出矩形脈沖波，測量并分析時鐘源頻率、時鐘源頻率同步誤差、同步控制信號時間同步誤差等對數(shù)字系統(tǒng)時間同步誤差的影響，并提出改進措施。在此基礎(chǔ)上，考慮同步控制信號短時間丟失的應(yīng)對辦法，實現(xiàn)兩個數(shù)字系統(tǒng)在預(yù)設(shè)時間到來后自動同步的功能，鍛煉學(xué)生解決實際工程問題的意識和思維。2實驗內(nèi)容的設(shè)置2.1實驗電路設(shè)計本實驗的主要設(shè)計工作是在FPGA中完成的，實驗的具體實施方案如圖2和圖3所示。圖2直接同步方案FPGA內(nèi)部電路原理圖圖3間接同步方案FPGA內(nèi)部電路原理圖在直接同步方案里，F(xiàn)PGA內(nèi)部包括矩形脈沖波產(chǎn)生模塊、雙口隨機存儲器（DRAM）模塊。FPGA1比FPGA2多了一個同步控制信號產(chǎn)生模塊。其中，DRAM模塊存儲微處理器寫入的參數(shù)，包括矩形脈沖波相對于同步控制信號的延遲時間、周期等；同步控制信號產(chǎn)生模塊產(chǎn)生同步控制信號；矩形脈沖波產(chǎn)生模塊根據(jù)DRAM中的參數(shù)，以同步控制信號的上升沿時刻為參考，產(chǎn)生矩形脈沖波。在間接同步方案里，F(xiàn)PGA內(nèi)部包括串口通信模塊、時間信息提取模塊、矩形脈沖波產(chǎn)生模塊和DRAM模塊。其中，串口通信模塊讀取可馴鐘RS232接口輸出的數(shù)據(jù)；時間信息提取模塊提取其中的年月日時分秒等當(dāng)前時間信息；矩形脈沖波產(chǎn)生模塊根據(jù)當(dāng)前時間、DRAM中的參數(shù)，以可馴鐘輸出的秒脈沖為參考，產(chǎn)生矩形脈沖波。2.2測量與分析時間同步誤差利用示波器可以測量兩片F(xiàn)PGA所代表的數(shù)字系統(tǒng)的時間同步誤差，即兩個矩形脈沖波的上升沿時刻之差，如圖4(a)所示。根據(jù)矩形脈沖波的

?頻率同步誤差以及時鐘源頻率值有關(guān)，對實驗數(shù)據(jù)的統(tǒng)計分析應(yīng)能得到近似相同的結(jié)果。實際上，影響時間同步誤差的因素還包括時鐘源的相位同步誤差、同步控制信號的檢測時間差等因素，雖然這些因素難以量化，但分析實驗數(shù)據(jù)時應(yīng)當(dāng)考慮進去，這樣才能對實驗現(xiàn)象進行正確的解釋。2.3同步控制信號短時間丟失的應(yīng)對辦法實際工程中，可能會出現(xiàn)同步控制信號丟失的情況，例如在直接同步方案里，數(shù)據(jù)傳輸通道的干擾可能會導(dǎo)致同步控制信號丟失。如果不采取應(yīng)對措施，以同步控制信號為基準(zhǔn)的矩形脈沖波也將丟失。在圖5中，輸出矩形脈沖波的1至3號脈沖分別以同步控制信號的1至3號脈沖為時間基準(zhǔn)，延遲nT時間產(chǎn)生，如果同步控制信號的2號脈沖丟失，則矩形脈沖波的2號脈沖也將丟失。圖5同步控制信號丟失的處理方法示意圖一般來說，同步控制信號短時間丟失時，時鐘源的頻率不會發(fā)生很大偏移。如果繼續(xù)按照矩形脈沖波的設(shè)定參數(shù)產(chǎn)生脈沖，仍然能夠保持時間同步。在圖5中，以矩形脈沖波的1號脈沖為時間基準(zhǔn)，延遲mT產(chǎn)生新的脈沖，則可以補上矩形脈沖波的2號脈沖。本實驗要求學(xué)生通過設(shè)計FPGA程序來實現(xiàn)此功能。設(shè)計的核心思想是在同步控制信號丟失和未丟失時給減法計數(shù)器設(shè)置不一樣的計數(shù)初值，當(dāng)減法計數(shù)器計數(shù)到0時產(chǎn)生下一個脈沖。該實驗內(nèi)容有助于加深學(xué)生對計數(shù)器設(shè)計的認(rèn)識。2.4自動化同步此項實驗內(nèi)容僅針對間接同步方案。自動化同步的含義是多個數(shù)字系統(tǒng)在約定時間到來以后自動實現(xiàn)時間同步，如果某個數(shù)字系統(tǒng)因故障等原因沒有同步，待工作正常后可以自動恢復(fù)同步。在圖6中，兩片F(xiàn)PGA約定在同步控制信號的1號脈沖到來后延遲0

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本文編號：3271316