時(shí)間同步在數(shù)字系統(tǒng)中的應(yīng)用非常廣泛,但傳統(tǒng)的數(shù)字電路課程沒(méi)有相關(guān)的學(xué)習(xí)內(nèi)容。為了設(shè)計(jì)出既適合數(shù)字電路教學(xué)又具有專業(yè)特色的實(shí)驗(yàn)項(xiàng)目,將科研成果引入實(shí)驗(yàn)教學(xué),開(kāi)設(shè)了數(shù)字電路的時(shí)間同步實(shí)驗(yàn)。使用兩塊FPGA芯片模擬兩個(gè)數(shù)字系統(tǒng),利用信號(hào)發(fā)生器、GPS接收天線、GPS可馴鐘等器件實(shí)現(xiàn)兩個(gè)系統(tǒng)的時(shí)間同步,并對(duì)時(shí)間同步誤差進(jìn)行測(cè)量、分析,在此基礎(chǔ)上實(shí)現(xiàn)在同步控制信號(hào)短時(shí)間丟失時(shí)保持系統(tǒng)同步及同步自動(dòng)化等功能。實(shí)踐表明,該實(shí)驗(yàn)有利于培養(yǎng)學(xué)生在工程背景下進(jìn)行數(shù)據(jù)統(tǒng)計(jì)分析的能力,鍛煉學(xué)生多系統(tǒng)協(xié)同工作的意識(shí)和思維。 

【文章來(lái)源】：實(shí)驗(yàn)技術(shù)與管理. 2020,37(09)北大核心

【文章頁(yè)數(shù)】：5 頁(yè)

【部分圖文】：

實(shí)驗(yàn)電路結(jié)構(gòu)框圖

ⅲ?碩絲詰?信號(hào)也輸入到FPGA。實(shí)驗(yàn)中，要求學(xué)生按照?qǐng)D1所示的結(jié)構(gòu)框圖搭建電路，編寫FPGA程序?qū)崿F(xiàn)輸出矩形脈沖波，測(cè)量并分析時(shí)鐘源頻率、時(shí)鐘源頻率同步誤差、同步控制信號(hào)時(shí)間同步誤差等對(duì)數(shù)字系統(tǒng)時(shí)間同步誤差的影響，并提出改進(jìn)措施。在此基礎(chǔ)上，考慮同步控制信號(hào)短時(shí)間丟失的應(yīng)對(duì)辦法，實(shí)現(xiàn)兩個(gè)數(shù)字系統(tǒng)在預(yù)設(shè)時(shí)間到來(lái)后自動(dòng)同步的功能，鍛煉學(xué)生解決實(shí)際工程問(wèn)題的意識(shí)和思維。2實(shí)驗(yàn)內(nèi)容的設(shè)置2.1實(shí)驗(yàn)電路設(shè)計(jì)本實(shí)驗(yàn)的主要設(shè)計(jì)工作是在FPGA中完成的，實(shí)驗(yàn)的具體實(shí)施方案如圖2和圖3所示。圖2直接同步方案FPGA內(nèi)部電路原理圖圖3間接同步方案FPGA內(nèi)部電路原理圖在直接同步方案里，F(xiàn)PGA內(nèi)部包括矩形脈沖波產(chǎn)生模塊、雙口隨機(jī)存儲(chǔ)器（DRAM）模塊。FPGA1比FPGA2多了一個(gè)同步控制信號(hào)產(chǎn)生模塊。其中，DRAM模塊存儲(chǔ)微處理器寫入的參數(shù)，包括矩形脈沖波相對(duì)于同步控制信號(hào)的延遲時(shí)間、周期等；同步控制信號(hào)產(chǎn)生模塊產(chǎn)生同步控制信號(hào)；矩形脈沖波產(chǎn)生模塊根據(jù)DRAM中的參數(shù)，以同步控制信號(hào)的上升沿時(shí)刻為參考，產(chǎn)生矩形脈沖波。在間接同步方案里，F(xiàn)PGA內(nèi)部包括串口通信模塊、時(shí)間信息提取模塊、矩形脈沖波產(chǎn)生模塊和DRAM模塊。其中，串口通信模塊讀取可馴鐘RS232接口輸出的數(shù)據(jù)；時(shí)間信息提取模塊提取其中的年月日時(shí)分秒等當(dāng)前時(shí)間信息；矩形脈沖波產(chǎn)生模塊根據(jù)當(dāng)前時(shí)間、DRAM中的參數(shù)，以可馴鐘輸出的秒脈沖為參考，產(chǎn)生矩形脈沖波。2.2測(cè)量與分析時(shí)間同步誤差利用示波器可以測(cè)量?jī)善現(xiàn)PGA所代表的數(shù)字系統(tǒng)的時(shí)間同步誤差，即兩個(gè)矩形脈沖波的上升沿時(shí)刻之差，如圖4(a)所示。根據(jù)矩形脈沖波的

?頻率同步誤差以及時(shí)鐘源頻率值有關(guān)，對(duì)實(shí)驗(yàn)數(shù)據(jù)的統(tǒng)計(jì)分析應(yīng)能得到近似相同的結(jié)果。實(shí)際上，影響時(shí)間同步誤差的因素還包括時(shí)鐘源的相位同步誤差、同步控制信號(hào)的檢測(cè)時(shí)間差等因素，雖然這些因素難以量化，但分析實(shí)驗(yàn)數(shù)據(jù)時(shí)應(yīng)當(dāng)考慮進(jìn)去，這樣才能對(duì)實(shí)驗(yàn)現(xiàn)象進(jìn)行正確的解釋。2.3同步控制信號(hào)短時(shí)間丟失的應(yīng)對(duì)辦法實(shí)際工程中，可能會(huì)出現(xiàn)同步控制信號(hào)丟失的情況，例如在直接同步方案里，數(shù)據(jù)傳輸通道的干擾可能會(huì)導(dǎo)致同步控制信號(hào)丟失。如果不采取應(yīng)對(duì)措施，以同步控制信號(hào)為基準(zhǔn)的矩形脈沖波也將丟失。在圖5中，輸出矩形脈沖波的1至3號(hào)脈沖分別以同步控制信號(hào)的1至3號(hào)脈沖為時(shí)間基準(zhǔn)，延遲nT時(shí)間產(chǎn)生，如果同步控制信號(hào)的2號(hào)脈沖丟失，則矩形脈沖波的2號(hào)脈沖也將丟失。圖5同步控制信號(hào)丟失的處理方法示意圖一般來(lái)說(shuō)，同步控制信號(hào)短時(shí)間丟失時(shí)，時(shí)鐘源的頻率不會(huì)發(fā)生很大偏移。如果繼續(xù)按照矩形脈沖波的設(shè)定參數(shù)產(chǎn)生脈沖，仍然能夠保持時(shí)間同步。在圖5中，以矩形脈沖波的1號(hào)脈沖為時(shí)間基準(zhǔn)，延遲mT產(chǎn)生新的脈沖，則可以補(bǔ)上矩形脈沖波的2號(hào)脈沖。本實(shí)驗(yàn)要求學(xué)生通過(guò)設(shè)計(jì)FPGA程序來(lái)實(shí)現(xiàn)此功能。設(shè)計(jì)的核心思想是在同步控制信號(hào)丟失和未丟失時(shí)給減法計(jì)數(shù)器設(shè)置不一樣的計(jì)數(shù)初值，當(dāng)減法計(jì)數(shù)器計(jì)數(shù)到0時(shí)產(chǎn)生下一個(gè)脈沖。該實(shí)驗(yàn)內(nèi)容有助于加深學(xué)生對(duì)計(jì)數(shù)器設(shè)計(jì)的認(rèn)識(shí)。2.4自動(dòng)化同步此項(xiàng)實(shí)驗(yàn)內(nèi)容僅針對(duì)間接同步方案。自動(dòng)化同步的含義是多個(gè)數(shù)字系統(tǒng)在約定時(shí)間到來(lái)以后自動(dòng)實(shí)現(xiàn)時(shí)間同步，如果某個(gè)數(shù)字系統(tǒng)因故障等原因沒(méi)有同步，待工作正常后可以自動(dòng)恢復(fù)同步。在圖6中，兩片F(xiàn)PGA約定在同步控制信號(hào)的1號(hào)脈沖到來(lái)后延遲0

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本文編號(hào)：3271316