隨著通信技術的發(fā)展尤其是5G技術的提出,需要設計一個采樣率上千兆赫茲（GHz）,有效位在6-8位低功耗的模數(shù)轉(zhuǎn)化器（ADC）對信號進行處理。在設計要求下,Pipelined ADC因為其優(yōu)越的吞吐量更受歡迎,但是其中的高增益高線性度的運算放大器需要更高的功耗,并且隨著工藝的進步尤其是電源電壓的降低,其設計變得更加困難。另外一方面,SAR ADC因其高度數(shù)字化特性,轉(zhuǎn)化速度和功耗都隨著工藝的進步得到了很大的改善;但是傳統(tǒng)的SAR ADC的每一次量化都需要n次循環(huán)（n為其分辨率）,且每一次轉(zhuǎn)化都受到比較器的轉(zhuǎn)化時間和CDAC（電容定標型數(shù)模轉(zhuǎn)化器）建立時間的限制;因此SAR ADC如果需要進一步提高轉(zhuǎn)化速度,必須要對結構進行改進。本論文使用比較器交替技術,并對每一個模塊進行改進,實現(xiàn)了一個采樣頻率為500M,分辨率為8bit的SAR ADC設計。本文首先設計了一款10bit、75M/s的SAR ADC。該設計采用Vcm-biased CDAC拓撲,使用異步邏輯結構和采用有預置放大器的動態(tài)鎖存器構成的比較器,基于GF55nm CMOS工藝實現(xiàn)。版圖后仿真的結果顯示,該設計在電源電壓1.2V時... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：92 頁

【學位級別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 研究背景和意義
    1.2 高速SAR ADC發(fā)展趨勢以及一些關鍵性問題解決方法
    1.3 本論文的主要貢獻和創(chuàng)新
    1.4 本論文的結構安排
第二章 ADC的指標和常見ADC的架構比較
    2.1 A/D轉(zhuǎn)化器原理
    2.2 ADC的性能指標
        2.2.1 量化噪聲
        2.2.2 頻譜性能指標
        2.2.3 線性
        2.2.4 線性和頻譜特性的關系
    2.3 常見A/D轉(zhuǎn)化器類別
        2.3.1 并行搜索轉(zhuǎn)化器
        2.3.2 順序搜索轉(zhuǎn)化器
        2.3.3 線性搜索轉(zhuǎn)化器
        2.3.4 過采樣轉(zhuǎn)化器
    2.4 本章小結
第三章 10位75MS/s的SAR ADC設計
    3.1 系統(tǒng)整體方案
    3.2 模數(shù)轉(zhuǎn)化器各個模塊的設計
        3.2.1 自舉開關的設計
        3.2.2 比較器的設計
        3.2.3 電容定標DAC的設計
        3.2.4 數(shù)字邏輯的設計
    3.3 該電路版圖布局以及其仿真結果
    3.4 ADC的測試PCB設計
    3.5 本章小結
第四章 單通道8bit,500M/S高速SAR ADC設計
    4.1 系統(tǒng)的整體框圖
    4.2 SAR ADC具體各個模塊的設計與改進
        4.2.1 自舉開關的設計
        4.2.2 比較器的設計
        4.2.3 CDAC的設計
        4.2.4 數(shù)字邏輯設計
    4.3 版圖設計和仿真結果
    4.4 后期PCB繪制時需要注意的問題
    4.5 本章小結
第五章 總結和展望
    5.1 工作總結
    5.2 后續(xù)工作展望
致謝
參考文獻
攻讀碩士學位期間取得的成果


【參考文獻】：
碩士論文
[1]SAR ADC的研究及芯片設計與驗證[D]. 郝蕾.浙江大學 2017



本文編號：3200300