利用Cadence集成電路設(shè)計(jì)軟件,基于SMIC 0.18μm 1P6M CMOS工藝,設(shè)計(jì)了一款2.488 Gbit/s三階電荷泵鎖相環(huán)型時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）電路。該CDR電路采用雙環(huán)路結(jié)構(gòu)實(shí)現(xiàn),為了增加整個(gè)環(huán)路的捕獲范圍及減少鎖定時(shí)間,在鎖相環(huán)（PLL）的基礎(chǔ)上增加了一個(gè)帶參考時(shí)鐘的輔助鎖頻環(huán),由鎖定檢測(cè)環(huán)路實(shí)時(shí)監(jiān)控頻率誤差實(shí)現(xiàn)雙環(huán)路的切換。整個(gè)電路由鑒相器、鑒頻鑒相器、電荷泵、環(huán)路濾波器和壓控振蕩器組成。后仿真結(jié)果表明,系統(tǒng)電源電壓為1.8 V,在2.488 Gbit/s速率的非歸零（NRZ）碼輸入數(shù)據(jù)下,恢復(fù)數(shù)據(jù)的抖動(dòng)峰值為14.6 ps,鎖定時(shí)間為1.5μs,功耗為60 mW,核心版圖面積為566μm×448μm。 

【文章來源】：半導(dǎo)體技術(shù). 2017,42(05)北大核心CSCD

【文章頁數(shù)】：8 頁

【文章目錄】：
0 引言
1 CDR電路結(jié)構(gòu)設(shè)計(jì)
    1.1 PLL環(huán)路參數(shù)分析
    1.2 FLL環(huán)路參數(shù)設(shè)計(jì)
2 CDR子模塊的設(shè)計(jì)
    2.1 鎖定檢測(cè)器
    2.2 鑒相器
    2.3 鑒頻鑒相器
    2.4 電荷泵
    2.5 壓控振蕩器
3 版圖設(shè)計(jì)
4 后仿真結(jié)果
    4.1 VCO后仿真
    4.2 CDR后仿真
5 結(jié)論



本文編號(hào)：3170599