基于FPGA的復(fù)合卷積神經(jīng)網(wǎng)絡(luò)算法加速設(shè)計(jì)
發(fā)布時(shí)間:2021-04-25 10:07
視覺(jué)是人類(lèi)獲得外界信息的重要手段,對(duì)于因視覺(jué)通路病變或受損的病患,盲人輔助系統(tǒng)能夠有效的幫助其完成部分日常生活中的視覺(jué)任務(wù)。隨著卷積神經(jīng)網(wǎng)絡(luò)等新技術(shù)的應(yīng)用,盲人輔助系統(tǒng)能夠?qū)γと怂峁┑膸椭絹?lái)越豐富。但是深度學(xué)習(xí)等新技術(shù)在應(yīng)用過(guò)程中存在計(jì)算消耗大、計(jì)算時(shí)間長(zhǎng)等問(wèn)題,這使得卷積神經(jīng)網(wǎng)絡(luò)難以在盲人輔助系統(tǒng)等輕量型平臺(tái)中實(shí)現(xiàn),因此對(duì)FPGA平臺(tái)下的輕量型卷積神經(jīng)網(wǎng)絡(luò)進(jìn)行模型和電路的協(xié)同化設(shè)計(jì)具有重要的意義。本文以GoogLeNet模型和SqueezeNet模型為基礎(chǔ),針對(duì)原有模型在FPGA平臺(tái)中并行度低、流水效率差等問(wèn)題,從硬件實(shí)現(xiàn)的角度出發(fā)提出了改進(jìn)的并行化Inception算法模型。通過(guò)對(duì)GoogLeNet模型和SqueezeNet模型進(jìn)行分析,調(diào)整Inception算法的數(shù)據(jù)流計(jì)算流程,修改了原始模型中的網(wǎng)絡(luò)結(jié)構(gòu),并重新剪裁獲得了一個(gè)適于FPGA平臺(tái)部署的高準(zhǔn)確率、輕量型卷積神經(jīng)網(wǎng)絡(luò)模型。通過(guò)與RCNN-A2模型、Maxout模型、DSN模型等其他經(jīng)典的輕量級(jí)網(wǎng)絡(luò)模型在標(biāo)準(zhǔn)CIFAR數(shù)據(jù)集上進(jìn)行對(duì)比測(cè)試,實(shí)驗(yàn)結(jié)果表明了改進(jìn)的Inception模型獲得了 90.04%的準(zhǔn)確率,比Max...
【文章來(lái)源】:西安理工大學(xué)陜西省
【文章頁(yè)數(shù)】:68 頁(yè)
【學(xué)位級(jí)別】:碩士
【文章目錄】:
摘要
abstract
1 緒論
1.1 研究背景與意義
1.2 國(guó)內(nèi)外研究進(jìn)展
1.3 研究的主要內(nèi)容及結(jié)構(gòu)
2 并行深卷積神經(jīng)網(wǎng)絡(luò)模型介紹
2.1 基于參數(shù)壓縮的SqueezeNet模型
2.1.1 SqueezeNet模型核心結(jié)構(gòu)
2.1.2 SqueezeNet模型參數(shù)壓縮原理
2.2 基于多分支視野的GoogLeNet模型
2.2.1 GoogLeNet模型核心結(jié)構(gòu)
2.2.2 GoogLeNet模型參數(shù)壓縮分析
2.2.3 GoogLeNet模型隔離運(yùn)算分析
2.3 標(biāo)準(zhǔn)測(cè)試庫(kù)
2.3.1 CIFAR-10 測(cè)試庫(kù)
2.4 本章小結(jié)
3 深卷積神經(jīng)網(wǎng)絡(luò)改進(jìn)設(shè)計(jì)
3.1 經(jīng)典深卷積神經(jīng)網(wǎng)絡(luò)模型硬件化缺陷
3.1.1 SqueezeNet模型硬件化缺陷
3.1.2 GoogLeNet模型并行化缺陷
3.2 改進(jìn)的多分支深卷積神經(jīng)網(wǎng)絡(luò)模型
3.2.1 多分支同步化
3.2.2 基于DepthWise結(jié)構(gòu)的結(jié)構(gòu)折疊
3.3 實(shí)驗(yàn)結(jié)果及分析
3.4 本章小結(jié)
4 算法加速電路硬件實(shí)現(xiàn)
4.1 加速電路總體框架
4.2 算法計(jì)算流程
4.3 算法計(jì)算核心的設(shè)計(jì)
4.3.1 邊界處理
4.3.2 3×3 卷積/池化計(jì)算模塊設(shè)計(jì)
4.3.3 5×1 卷積/池化計(jì)算模塊設(shè)計(jì)
4.3.4 1×1 卷積計(jì)算模塊設(shè)計(jì)
4.4 指令控制及數(shù)據(jù)流總控系統(tǒng)
4.4.1 指令控制協(xié)議及模塊設(shè)計(jì)
4.4.2 數(shù)據(jù)總控模塊設(shè)計(jì)
4.5 本章小結(jié)
5 電路的平臺(tái)驗(yàn)證
5.1 驗(yàn)證平臺(tái)介紹
5.2 驗(yàn)證平臺(tái)搭建
5.2.1 模塊時(shí)鐘域劃分
5.2.2 測(cè)試數(shù)據(jù)流生成
5.3 驗(yàn)證結(jié)果及分析
5.4 本章小結(jié)
6 總結(jié)以及展望
6.1 工作總結(jié)
6.2 后期工作展望
致謝
參考文獻(xiàn)
本文編號(hào):3159198
【文章來(lái)源】:西安理工大學(xué)陜西省
【文章頁(yè)數(shù)】:68 頁(yè)
【學(xué)位級(jí)別】:碩士
【文章目錄】:
摘要
abstract
1 緒論
1.1 研究背景與意義
1.2 國(guó)內(nèi)外研究進(jìn)展
1.3 研究的主要內(nèi)容及結(jié)構(gòu)
2 并行深卷積神經(jīng)網(wǎng)絡(luò)模型介紹
2.1 基于參數(shù)壓縮的SqueezeNet模型
2.1.1 SqueezeNet模型核心結(jié)構(gòu)
2.1.2 SqueezeNet模型參數(shù)壓縮原理
2.2 基于多分支視野的GoogLeNet模型
2.2.1 GoogLeNet模型核心結(jié)構(gòu)
2.2.2 GoogLeNet模型參數(shù)壓縮分析
2.2.3 GoogLeNet模型隔離運(yùn)算分析
2.3 標(biāo)準(zhǔn)測(cè)試庫(kù)
2.3.1 CIFAR-10 測(cè)試庫(kù)
2.4 本章小結(jié)
3 深卷積神經(jīng)網(wǎng)絡(luò)改進(jìn)設(shè)計(jì)
3.1 經(jīng)典深卷積神經(jīng)網(wǎng)絡(luò)模型硬件化缺陷
3.1.1 SqueezeNet模型硬件化缺陷
3.1.2 GoogLeNet模型并行化缺陷
3.2 改進(jìn)的多分支深卷積神經(jīng)網(wǎng)絡(luò)模型
3.2.1 多分支同步化
3.2.2 基于DepthWise結(jié)構(gòu)的結(jié)構(gòu)折疊
3.3 實(shí)驗(yàn)結(jié)果及分析
3.4 本章小結(jié)
4 算法加速電路硬件實(shí)現(xiàn)
4.1 加速電路總體框架
4.2 算法計(jì)算流程
4.3 算法計(jì)算核心的設(shè)計(jì)
4.3.1 邊界處理
4.3.2 3×3 卷積/池化計(jì)算模塊設(shè)計(jì)
4.3.3 5×1 卷積/池化計(jì)算模塊設(shè)計(jì)
4.3.4 1×1 卷積計(jì)算模塊設(shè)計(jì)
4.4 指令控制及數(shù)據(jù)流總控系統(tǒng)
4.4.1 指令控制協(xié)議及模塊設(shè)計(jì)
4.4.2 數(shù)據(jù)總控模塊設(shè)計(jì)
4.5 本章小結(jié)
5 電路的平臺(tái)驗(yàn)證
5.1 驗(yàn)證平臺(tái)介紹
5.2 驗(yàn)證平臺(tái)搭建
5.2.1 模塊時(shí)鐘域劃分
5.2.2 測(cè)試數(shù)據(jù)流生成
5.3 驗(yàn)證結(jié)果及分析
5.4 本章小結(jié)
6 總結(jié)以及展望
6.1 工作總結(jié)
6.2 后期工作展望
致謝
參考文獻(xiàn)
本文編號(hào):3159198
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