物聯(lián)網(wǎng)是新一代信息產(chǎn)業(yè)的重要組成部分,是將信息化技術(shù)更加全面地為人類生產(chǎn)生活服務(wù)的重大升級,應(yīng)用前景巨大,蘊藏著萬億級市場。物聯(lián)網(wǎng)節(jié)點SoC芯片作為物聯(lián)網(wǎng)系統(tǒng)中的核心部件,對物聯(lián)網(wǎng)系統(tǒng)的安全和性能有著至關(guān)重要的影響。近年來,國家對于物聯(lián)網(wǎng)信息安全和自主可控研發(fā)技術(shù)高度重視,設(shè)計基于開源指令集、支持硬件加密和CNN加速計算的物聯(lián)網(wǎng)節(jié)點SoC芯片具有重要意義。論文的主要工作是從芯片安全性、信息私密性和神經(jīng)網(wǎng)絡(luò)算法支持能力三個方面對物聯(lián)網(wǎng)節(jié)點SoC進行研究,設(shè)計基于RISC-V架構(gòu)、支持硬件加密和CNN加速計算的物聯(lián)網(wǎng)節(jié)點SoC。在對輕量級密碼算法SIMON成功進行DPA攻擊的基礎(chǔ)上,基于WDDL技術(shù)提出了一種緊湊型SIMON加密電路抗DPA優(yōu)化設(shè)計方案,以較少的資源消耗使得物聯(lián)網(wǎng)節(jié)點SoC具備安全可靠的數(shù)據(jù)加密措施。針對硬件木馬對物聯(lián)網(wǎng)芯片安全構(gòu)成的威脅,研究了基于旁路分析的硬件木馬檢測方法,使用PCA和譜聚類分析方法通過電路功耗數(shù)據(jù)實現(xiàn)了對硬件木馬電路的檢測,保證了物聯(lián)網(wǎng)節(jié)點SoC芯片在生產(chǎn)和封裝過程中的安全性。為了應(yīng)對物聯(lián)網(wǎng)系統(tǒng)中日益增多的神經(jīng)網(wǎng)絡(luò)計算需求,通過電路復(fù)用技術(shù)提出了一種小... 

【文章來源】：南京航空航天大學(xué)江蘇省 211工程院校

【文章頁數(shù)】：106 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
abstract
縮略詞
第一章 緒論
    1.1 課題研究背景及意義
    1.2 課題相關(guān)技術(shù)研究現(xiàn)狀
        1.2.1 物聯(lián)網(wǎng)節(jié)點SoC發(fā)展現(xiàn)狀
        1.2.2 RISC-V指令集發(fā)展現(xiàn)狀
        1.2.3 SIMON算法功耗攻擊和防御措施研究現(xiàn)狀
        1.2.4 硬件木馬檢測技術(shù)研究現(xiàn)狀
        1.2.5 卷積神經(jīng)網(wǎng)絡(luò)硬件加速研究現(xiàn)狀
    1.3 論文主要工作
    1.4 論文結(jié)構(gòu)安排
第二章 輕量級密碼算法SIMON的功耗攻擊及防御措施研究
    2.1 輕量級密碼算法SIMON介紹
    2.2 SIMON加密電路差分功耗攻擊實現(xiàn)
        2.2.1 DPA攻擊原理及流程
        2.2.2 SIMON加密電路DPA攻擊流程
        2.2.3 功耗攻擊平臺設(shè)計
        2.2.4 SIMON加密電路功耗攻擊結(jié)果
    2.3 基于WDDL的 SIMON電路抗DPA優(yōu)化設(shè)計
        2.3.1 WDDL技術(shù)介紹
        2.3.2 基于WDDL的 SIMON電路優(yōu)化設(shè)計
        2.3.3 功能驗證與抗DPA效果分析
    2.4 本章小結(jié)
第三章 基于旁路分析的硬件木馬檢測方法研究
    3.1 硬件木馬及其檢測方法的研究與設(shè)計
        3.1.1 硬件木馬分類
        3.1.2 基于旁路分析的硬件木馬檢測方法原理
        3.1.3 功耗泄露型硬件木馬設(shè)計
    3.2 旁路數(shù)據(jù)處理算法介紹
        3.2.1 主成分分析法原理介紹
        3.2.2 譜聚類算法原理介紹
    3.3 基于功耗分析的硬件木馬檢測方法研究與實現(xiàn)
        3.3.1 功耗采集平臺設(shè)計
        3.3.2 基于PCA的功耗數(shù)據(jù)處理
        3.3.3 基于譜聚類分析硬件木馬判別
    3.4 本章小結(jié)
第四章 面向物聯(lián)網(wǎng)SOC的卷積神經(jīng)網(wǎng)絡(luò)加速單元設(shè)計
    4.1 卷積神經(jīng)網(wǎng)絡(luò)算法介紹
    4.2 卷積神經(jīng)網(wǎng)絡(luò)加速單元設(shè)計
        4.2.1 CNN加速電路結(jié)構(gòu)設(shè)計
        4.2.2 高吞吐率數(shù)據(jù)存儲通道設(shè)計
        4.2.3 低帶寬二維卷積電路設(shè)計
        4.2.4 池化電路設(shè)計
        4.2.5 卷積神經(jīng)網(wǎng)絡(luò)加速計算鏈設(shè)計
    4.3 基于CORTEX-M3 內(nèi)核的驗證平臺構(gòu)建
        4.3.1 Cortex-M3 處理器IP核介紹
        4.3.2 SoC片上總線設(shè)計
        4.3.3 卷積加速單元地址分配
        4.3.4 基于FPGA的 SoC原型驗證實現(xiàn)
        4.3.5 SoC軟件開發(fā)環(huán)境搭建
    4.4 性能測試及結(jié)果分析
        4.4.1 LeNet-5 網(wǎng)絡(luò)介紹
        4.4.2 LeNet-5 網(wǎng)絡(luò)移植
        4.4.3 測試結(jié)果分析
    4.5 本章小結(jié)
第五章 基于RISC-V架構(gòu)的物聯(lián)網(wǎng)SOC設(shè)計
    5.1 基于RISC-V架構(gòu)物聯(lián)網(wǎng)SOC介紹
        5.1.1 SoC結(jié)構(gòu)設(shè)計
        5.1.2 RISC-V指令格式說明
        5.1.3 基于四級流水線的處理器內(nèi)核介紹
    5.2 處理器CACHE設(shè)計
        5.2.1 處理器Cache結(jié)構(gòu)及替換策略研究
        5.2.2 組關(guān)聯(lián)型指令Cache設(shè)計
        5.2.3 寫回型數(shù)據(jù)Cache設(shè)計
        5.2.4 Cache資源分析及性能測試
    5.3 SOC軟件開發(fā)環(huán)境搭建及啟動程序設(shè)計
        5.3.1 SoC地址空間劃分
        5.3.2 RISC-V處理器軟件開發(fā)環(huán)境搭建
        5.3.3 程序鏈接及ELF格式介紹
        5.3.4 SoC BOOT程序設(shè)計
    5.4 SOC資源及性能分析
    5.5 本章小結(jié)
第六章 總結(jié)與展望
參考文獻
致謝
在學(xué)期間的研究成果及發(fā)表的學(xué)術(shù)論文


【參考文獻】：
期刊論文
[1]Differential attacks on reduced SIMON versions with dynamic key-guessing techniques[J]. Ning WANG,Xiaoyun WANG,Keting JIA,Jingyuan ZHAO.  Science China（Information Sciences）. 2018(09)
[2]物聯(lián)網(wǎng)環(huán)境下數(shù)據(jù)轉(zhuǎn)發(fā)模型研究[J]. 李繼蕊,李小勇,高雅麗,高云全,方濱興.  軟件學(xué)報. 2018(01)
[3]一種SM4掩碼方法和抗DPA攻擊分析[J]. 裴超.  密碼學(xué)報. 2016(01)
[4]硬件木馬威脅與識別技術(shù)綜述[J]. 周昱,于宗光.  信息網(wǎng)絡(luò)安全. 2016(01)
[5]SIMON算法的不可能差分分析[J]. 陳展,王寧.  密碼學(xué)報. 2015(06)
[6]硬件木馬綜述[J]. 劉華鋒,羅宏偉,王力緯.  微電子學(xué). 2011(05)

博士論文
[1]抗功耗攻擊的密碼芯片電路級防護關(guān)鍵技術(shù)研究[D]. 樂大珩.國防科學(xué)技術(shù)大學(xué) 2011
[2]抗功耗攻擊的安全SoC設(shè)計與實現(xiàn)關(guān)鍵技術(shù)研究[D]. 童元滿.國防科學(xué)技術(shù)大學(xué) 2008

碩士論文
[1]針對全同態(tài)加密算法的硬件木馬防御方案[D]. 謝宏峰.中國科學(xué)院深圳先進技術(shù)研究院 2016
[2]對若干輕量級分組密碼算法的安全性分析[D]. 甘楠.東華大學(xué) 2016
[3]基于AES算法的抗功耗分析密碼芯片的優(yōu)化設(shè)計研究[D]. 董禮玲.南京航空航天大學(xué) 2016
[4]輕量級分組密碼ESF的設(shè)計與實現(xiàn)[D]. 劉宣.山東師范大學(xué) 2014
[5]基于AES算法的硬件木馬電路設(shè)計[D]. 史亞峰.天津大學(xué) 2012
[6]基于FPGA的旁路算法研究及其應(yīng)用[D]. 李靜.湖南大學(xué) 2011
[7]基于RISC架構(gòu)嵌入式微處理器的設(shè)計與優(yōu)化[D]. 閭佳斌.電子科技大學(xué) 2011



本文編號：3154262