為了改善3D NAND測(cè)試機(jī)價(jià)格昂貴導(dǎo)致的閃存芯片成本過高的問題,提出了一種新的基于FPGA的用于3D NAND閃存芯片直流參數(shù)測(cè)試的低成本PMU（精密測(cè)量單元）電路.利用FPGA靈活的可編程特性,通過對(duì)ADC、DAC和繼電器等分立元件工作的控制,實(shí)現(xiàn)了具有FVMI（加電壓測(cè)電流）、FIMV（加電流測(cè)電壓）等直流參數(shù)測(cè)試功能的PMU電路.該P(yáng)MU電路已應(yīng)用于YMTC自研3D NAND Flash測(cè)試平臺(tái),可以對(duì)3D NAND的直流參數(shù)進(jìn)行準(zhǔn)確測(cè)量,并且測(cè)試機(jī)臺(tái)的成本只有大型ATE機(jī)臺(tái)的0.175%,從而緩解了芯片測(cè)試成本過高的問題. 

【文章來源】：微電子學(xué)與計(jì)算機(jī). 2020,37(05)北大核心

【文章頁(yè)數(shù)】：5 頁(yè)

【部分圖文】：

測(cè)試系統(tǒng)框圖

PMU用于精確的直流參數(shù)測(cè)量,可以實(shí)現(xiàn)加電壓測(cè)電流功能和加電流測(cè)電壓功能[7-8].根據(jù)3D NAND 閃存芯片的直流參數(shù)測(cè)試需求設(shè)計(jì)了如圖3所示的PMU模塊原理圖.圖中包括16條供電通道,由兩塊DAC8568芯片輸出,每一條輸出回路上都有一對(duì)光耦繼電器KDR_1(1～16)控制導(dǎo)通,通過FPGA控制DAC使對(duì)應(yīng)管腳輸出電壓并導(dǎo)通對(duì)應(yīng)繼電器形成測(cè)試回路.不同的通道對(duì)應(yīng)不同的供電電壓范圍,一共可提供-10～+30V范圍的工作電壓以及產(chǎn)生測(cè)試矢量,具體供電電壓和測(cè)量量程如表1所示.

本設(shè)計(jì)使用ADI公司型號(hào)為ADC7685的ADC,具有16 bit采樣的分辨率,非線性失真的典型值為±0.6LSB[8],在FVMI模式下,200 μA測(cè)量范圍下精度可達(dá)到6 nA,滿足PMU對(duì)高精度測(cè)量的要求.AD7685芯片有多種工作模式,本設(shè)計(jì)使用的是比較基本的CS/三線(無BUSY信號(hào))模式,ADC模塊的原理圖如圖4所示.在CS/三線模式(無BUSY信號(hào))下的ADC7685的工作時(shí)序圖如圖5所示.CNV信號(hào)在拉高tCONV之后拉低,SDO端口有高阻態(tài)變?yōu)榈妥钁B(tài),可以傳輸數(shù)據(jù),此時(shí)SCK開始進(jìn)行翻轉(zhuǎn),每一個(gè)SCK周期傳輸1 bit數(shù)據(jù),在第16個(gè)SCK周期以后,CNV拉高,SDO返回高阻態(tài),這樣就實(shí)現(xiàn)了將16位的有效數(shù)據(jù)通過SDO端口傳輸?shù)倪^程.

【參考文獻(xiàn)】：
期刊論文
[1]數(shù)字集成電路功能測(cè)試儀的設(shè)計(jì)與實(shí)現(xiàn)[J]. 郝葉軍,詹惠琴.  電子測(cè)試. 2010(11)



本文編號(hào)：3129081