隨著軟件無(wú)線電（Software Defined Radio,SDR）的發(fā)展,通用處理器（General Purpose Processor,GPP）受處理能力的限制,無(wú)法滿足當(dāng)前無(wú)線電通信業(yè)務(wù)的需求,越來(lái)越多的需要依靠現(xiàn)場(chǎng)可編程門陣列（Field Programmable GateArrays,FPGA）、數(shù)字信號(hào)處理（Digital Signal Processing,DSP）等專用處理器來(lái)完成高速數(shù)據(jù)處理的任務(wù),同時(shí)利用通信中間件的動(dòng)態(tài)擴(kuò)展能力來(lái)解決異構(gòu)系統(tǒng)的耦合度的問(wèn)題。本文所面對(duì)的應(yīng)用背景是當(dāng)前國(guó)防領(lǐng)域中對(duì)波形信號(hào)處理系統(tǒng),該系統(tǒng)由FPGA數(shù)據(jù)采集預(yù)處理模塊及DSP、PPC計(jì)算模塊組成,各個(gè)模塊之間通過(guò)RapidIO進(jìn)行互連。本文提出了利用FPGA技術(shù)將通信中間件進(jìn)行硬件化來(lái)解決FPGA集成到系統(tǒng)中的問(wèn)題;另一方面,為了適配底層RapidIO互連結(jié)構(gòu),本文提出將原軟件通信中間件的以太網(wǎng)通信替換成嵌入式高速互聯(lián)RapidIO通信,通信網(wǎng)絡(luò)拓?fù)浜湍Ｐ陀梢蕴W(wǎng)方式向RapidIO方式進(jìn)行特殊化改造。論文的主要工作包括:1)對(duì)相關(guān)技術(shù)及平臺(tái)進(jìn)行了介紹,然后對(duì)通信中間件中的發(fā)布/訂閱數(shù)... 

【文章來(lái)源】：東南大學(xué)江蘇省 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：77 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

波形信號(hào)處理系統(tǒng)

在數(shù)字電路中常用但比較復(fù)雜的功能塊，如 FIR等設(shè)計(jì)成可修改參數(shù)的模塊，是當(dāng)前 SoC 設(shè)計(jì)不同形式的存在方式：軟核、固核和硬核。IP）使用 HDL、VHDL 等硬件描述語(yǔ)言描述的功能形式出現(xiàn)。軟核不包含任何電路的物理實(shí)現(xiàn)信息間，軟核通常抽象程度較高，比較靈活、移植性高，但是往往可預(yù)測(cè)性較差，集成時(shí)間長(zhǎng)。 IP）是在軟核的基礎(chǔ)上進(jìn)行布局規(guī)劃后具有網(wǎng)表提供給用戶。將 RTL 描述結(jié)合具體標(biāo)準(zhǔn)單元庫(kù)進(jìn)再通過(guò)布局布線工具即可使用。和軟核相比，固性上有較大提高。 IP）是指經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)版圖，具體在 FPGA 設(shè)端和后端驗(yàn)證的設(shè)計(jì)。以版圖的形式提供給用戶因此硬核的靈活性和移植性通常較差，但可靠性核、硬核之間特性表現(xiàn)上的差異。

規(guī)劃 IP 核的結(jié)構(gòu)模塊框圖的時(shí)序要求。、設(shè)計(jì)和開(kāi)發(fā)，對(duì)所有子�？诘囊恢滦�，然后整理出 RTL 代碼、時(shí)序約束等。成。各個(gè)子模塊的集成封裝，能、時(shí)序、功耗及接口設(shè)計(jì)供 IP 核的設(shè)計(jì)和 testben證，比如做回歸測(cè)試以確種主要工藝庫(kù)上做綜合，，產(chǎn)生或更新用戶文檔等立參照模型和測(cè)試平臺(tái)，圖 2-2 IP 核設(shè)計(jì)過(guò)程

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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[3]SCA在通信系統(tǒng)中的應(yīng)用研究[D]. 周新.電子科技大學(xué) 2014
[4]航空電子系統(tǒng)中訂閱發(fā)布機(jī)制的研究與實(shí)現(xiàn)[D]. 徐磊.電子科技大學(xué) 2014
[5]SCA規(guī)范下基于RapidIO的CORBA封裝[D]. 曾茹.電子科技大學(xué) 2012
[6]基于SCA的可移植FPGA波形結(jié)構(gòu)及組件接口設(shè)計(jì)[D]. 常濟(jì)菘.國(guó)防科學(xué)技術(shù)大學(xué) 2009



本文編號(hào)：3102019