智能目標(biāo)跟蹤系統(tǒng)由用戶選擇需要被跟蹤的目標(biāo),然后對(duì)目標(biāo)進(jìn)行實(shí)時(shí)智能的跟蹤。一般基于PC機(jī)的目標(biāo)跟蹤系統(tǒng)雖然開發(fā)資源豐富、難度低、性能高,但是PC機(jī)的空間體積過大、功耗極高、定制難度大,無法滿足特殊設(shè)計(jì)要求的小體積、低功耗、可定制等要求。本文在綜合考慮各種嵌入式平臺(tái)的優(yōu)劣之后,選用了FPGA+DSP架構(gòu)作為智能目標(biāo)跟蹤系統(tǒng)的硬件載體,兩種芯片互相配合,充分發(fā)揮其各自的優(yōu)勢(shì),在低功耗、小體積前提下實(shí)現(xiàn)高性能的智能目標(biāo)跟蹤。本文主要包括前期的方案定制、資源評(píng)估、器件選型,中期的原理圖設(shè)計(jì)、PCB設(shè)計(jì)、制作,以及后期FPGA芯片端的程序、加速算法設(shè)計(jì),完成了模塊調(diào)試和系統(tǒng)聯(lián)調(diào),結(jié)合視頻壓縮/解壓模塊,最終實(shí)現(xiàn)了整個(gè)智能目標(biāo)跟蹤系統(tǒng)。系統(tǒng)采用的是Xilinx公司的Artix-XC7A200T型號(hào)FPGA和TI公司的TMS320C6657型號(hào)的DSP。FPGA作為系統(tǒng)的主控單元及運(yùn)算加速器,負(fù)責(zé)基于機(jī)器學(xué)習(xí)的智能跟蹤算法的底層實(shí)現(xiàn),以及系統(tǒng)時(shí)鐘資源分配、上電復(fù)位控制,各模塊間的時(shí)序控制,以及圖像和控制數(shù)據(jù)傳輸?shù)取PGA和DSP之間通過SRIO高速串行數(shù)據(jù)通道連接,進(jìn)行圖像/控制數(shù)據(jù)、跟蹤數(shù)據(jù)的交... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：95 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

SRIO一次請(qǐng)求和響應(yīng)事務(wù)過程

西安電子科技大學(xué)碩士學(xué)位論文有效、像素有效、像素時(shí)鐘輸出信號(hào)。REST 接口為 ADV7611 芯片的復(fù)位引腳，拉低有效。SCL、SDA 為 ADV7611 芯片的 I2C 外部配置引腳，可在芯片上電時(shí)進(jìn)行配置。INT1 為 ADV7611 芯片的中斷引腳，當(dāng)有上升沿或下降沿時(shí)產(chǎn)生中斷。由于考慮到工作時(shí)的像素時(shí)鐘最高可達(dá) 148.5 MHz，P[23:0]、VS、HS、DE、REST、SCL、SDA均先分別連接到防浪涌電阻，然后再連接到 FPGA 上。XTAL+/-引腳連接到 28.6363MHz 的無源晶振上，作為 ADV7611 芯片核心工作時(shí)的參考時(shí)鐘。ADV7611 芯片還有一些用于配置和傳輸音頻信號(hào)的接口，由于本設(shè)計(jì)是目標(biāo)跟蹤系統(tǒng)，暫時(shí)沒有使用到音頻信息，所以 ADV7611 芯片有關(guān)于音頻信號(hào)的接口全部懸空。HDMI 圖像接收模塊的硬件設(shè)計(jì)原理圖如圖 2.7 所示。

第二章 智能目標(biāo)跟蹤系統(tǒng)整體設(shè)計(jì)方案頭引腳定義相同），并行圖像輸入數(shù)據(jù)位 D0~D23、幀有效 VS、行有效 HV、像素有效 DE、像素時(shí)鐘 CLK、I2C 配置通道 SDA/SCL、芯片復(fù)位 PD 連接到 FPGA 的通用IO 接口上。ADV7511W 芯片有關(guān)音頻信號(hào)的接口全部懸空。HDMI 圖像發(fā)送模塊的硬件設(shè)計(jì)原理圖如圖 2.8 所示。

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