本文關(guān)鍵詞：低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)的設(shè)計(jì)及實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：集成電路和半導(dǎo)體工藝技術(shù)的不斷進(jìn)步,物聯(lián)網(wǎng)時(shí)代的到來(lái)對(duì)芯片的低功耗設(shè)計(jì)提出強(qiáng)烈的需求。降低供電電壓是實(shí)現(xiàn)低功耗設(shè)計(jì)的有效途徑之一,但低電壓下工藝波動(dòng)導(dǎo)致電路延時(shí)的不確定性增加,可靠性明顯變差。時(shí)鐘樹(shù)以一個(gè)網(wǎng)絡(luò)的形式廣泛分布在整個(gè)芯片內(nèi),時(shí)鐘延遲極易受到工藝波動(dòng)的影響。在低電壓設(shè)計(jì)時(shí)需要特別考慮時(shí)鐘樹(shù)的可靠性,避免因工藝波動(dòng)引起過(guò)大的時(shí)鐘偏差,進(jìn)而導(dǎo)致電路功能出現(xiàn)故障。在分析工藝波動(dòng)對(duì)低電壓時(shí)鐘樹(shù)影響的基礎(chǔ)上,本文設(shè)計(jì)一種適用于低電壓的抗工藝波動(dòng)時(shí)鐘樹(shù),該時(shí)鐘樹(shù)設(shè)計(jì)方法主要包括：1)采用寄存器群組優(yōu)化將時(shí)序相關(guān)的寄存器擺放在一起,時(shí)鐘單元集中在它們公共的時(shí)鐘樹(shù)路徑上,而工藝波動(dòng)對(duì)時(shí)鐘樹(shù)公共路徑上時(shí)鐘單元的影響不會(huì)引起額外的時(shí)鐘偏差；2)設(shè)計(jì)一種適用于低電壓的抗工藝波動(dòng)時(shí)鐘樹(shù)拓?fù)浣Y(jié)構(gòu),使用定制的并列大驅(qū)動(dòng)時(shí)鐘反相器,減少時(shí)鐘樹(shù)級(jí)數(shù)和分支,提高時(shí)鐘樹(shù)的抗工藝波動(dòng)能力；3)采用先縮后放的策略?xún)?yōu)化時(shí)鐘樹(shù),先縮后放即先將時(shí)鐘單元尺寸調(diào)節(jié)到最大以提高其抗工藝波動(dòng)能力,然后逐步減小部分時(shí)鐘單元的尺寸以減小時(shí)鐘偏差。該低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)的設(shè)計(jì)方法,在ISCAS89系列基準(zhǔn)電路、GPS跟蹤模塊電路和嵌入式微處理器電路上分別實(shí)現(xiàn)并進(jìn)行驗(yàn)證。0.6V下HSPICE蒙特卡洛分析的結(jié)果表明,本文的低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)設(shè)計(jì)方法,與傳統(tǒng)后端時(shí)鐘樹(shù)設(shè)計(jì)方法相比具有明顯優(yōu)勢(shì),其中,ISCAS89系列基準(zhǔn)電路的時(shí)鐘偏差標(biāo)準(zhǔn)差平均減小41.15%,GPS跟蹤模塊電路的時(shí)鐘偏差標(biāo)準(zhǔn)差減小56.47%,嵌入式微處理器電路的時(shí)鐘偏差標(biāo)準(zhǔn)差減小42.61%。
【關(guān)鍵詞】：低電壓 抗工藝波動(dòng) 時(shí)鐘樹(shù) 物理設(shè)計(jì)
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN402
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-15
• 1.1 論文背景9-10
• 1.2 研究現(xiàn)狀10-12
• 1.3 論文主要內(nèi)容12-13
• 1.4 論文組織結(jié)構(gòu)13-15
• 第二章 時(shí)鐘樹(shù)概述15-29
• 2.1 時(shí)鐘樹(shù)簡(jiǎn)介15-21
• 2.1.1 時(shí)鐘樹(shù)的作用15-16
• 2.1.2 時(shí)鐘樹(shù)的參數(shù)16-18
• 2.1.3 時(shí)鐘樹(shù)的結(jié)構(gòu)18-21
• 2.2 時(shí)鐘樹(shù)綜合過(guò)程21-24
• 2.2.1 初始拓?fù)渖?/span>21-22
• 2.2.2 緩沖單元插入22-23
• 2.2.3 時(shí)鐘樹(shù)優(yōu)化23-24
• 2.3 低電壓的時(shí)鐘樹(shù)24-28
• 2.3.1 低電壓時(shí)鐘樹(shù)面臨的挑戰(zhàn)24-26
• 2.3.2 低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)概述26-28
• 2.4 本章小結(jié)28-29
• 第三章 低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)的設(shè)計(jì)與實(shí)現(xiàn)29-51
• 3.1 工藝波動(dòng)對(duì)低電壓時(shí)鐘樹(shù)的影響29-31
• 3.2 寄存器和時(shí)鐘門(mén)控的布局優(yōu)化31-39
• 3.2.1 寄存器的布局優(yōu)化31-34
• 3.2.2 時(shí)鐘門(mén)控的布局優(yōu)化34-35
• 3.2.3 布局優(yōu)化的實(shí)現(xiàn)35-39
• 3.3 低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)的結(jié)構(gòu)設(shè)計(jì)39-45
• 3.3.1 低電壓抗工藝波動(dòng)的時(shí)鐘樹(shù)結(jié)構(gòu)39-43
• 3.3.2 低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)的生成43-45
• 3.4 低電壓時(shí)鐘樹(shù)的抗工藝波動(dòng)能力優(yōu)化45-49
• 3.4.1 時(shí)鐘延遲優(yōu)化45-47
• 3.4.2 時(shí)鐘偏差優(yōu)化47-49
• 3.5 本章小結(jié)49-51
• 第四章 低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)的應(yīng)用與驗(yàn)證51-61
• 4.1 實(shí)驗(yàn)環(huán)境51
• 4.2 實(shí)驗(yàn)流程51-54
• 4.2.1 設(shè)計(jì)實(shí)現(xiàn)流程51-53
• 4.2.2 對(duì)比驗(yàn)證流程53-54
• 4.3 實(shí)驗(yàn)結(jié)果與對(duì)比分析54-60
• 4.3.1 ISCAS89電路的實(shí)驗(yàn)結(jié)果和數(shù)據(jù)分析55-56
• 4.3.2 GPS跟蹤模塊電路的實(shí)驗(yàn)結(jié)果和數(shù)據(jù)分析56-57
• 4.3.3 嵌入式微處理器的實(shí)驗(yàn)結(jié)果和數(shù)據(jù)分析57-59
• 4.3.4 低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)實(shí)驗(yàn)總結(jié)59-60
• 4.4 本章小結(jié)60-61
• 第五章 總結(jié)與展望61-63
• 5.1 總結(jié)61-62
• 5.2 展望62-63
• 致謝63-65
• 參考文獻(xiàn)65-71
• 作者簡(jiǎn)介71

【相似文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前10條

1 林曉;于忠臣;;時(shí)鐘樹(shù)綜合中的有效時(shí)鐘偏移[J];電子元器件應(yīng)用;2010年12期

2 林曉;于忠臣;;時(shí)鐘樹(shù)綜合中的有效時(shí)鐘偏移[J];空間電子技術(shù);2011年01期

3 柯烈金;吳秀龍;徐太龍;;時(shí)鐘樹(shù)性能的研究及改進(jìn)方法[J];電腦知識(shí)與技術(shù);2011年16期

4 李芝燕,嚴(yán)曉浪;高速多級(jí)時(shí)鐘網(wǎng)布線(xiàn)[J];半導(dǎo)體學(xué)報(bào);2000年03期

5 鄧博仁,王金城,金西;基于深亞微米下時(shí)鐘樹(shù)算法優(yōu)化的研究[J];半導(dǎo)體技術(shù);2005年10期

6 江立強(qiáng),陳朝陽(yáng),沈緒榜,鄭兆青;一種有效的多時(shí)鐘網(wǎng)絡(luò)時(shí)鐘樹(shù)綜合方案[J];計(jì)算機(jī)與數(shù)字工程;2005年11期

7 王永清;王禮生;;ASIC設(shè)計(jì)流程和方法[J];中國(guó)集成電路;2005年12期

8 ;安森美半導(dǎo)體完整時(shí)鐘解決方案滿(mǎn)足時(shí)鐘市場(chǎng)更高要求[J];中國(guó)集成電路;2008年11期

9 王兵;彭瑞華;傅育熙;;前后端協(xié)同的時(shí)鐘樹(shù)設(shè)計(jì)方法[J];計(jì)算機(jī)工程;2008年12期

10 黃惠萍;陸偉成;付強(qiáng);趙文慶;;基于延遲合并嵌入的帶障礙的時(shí)鐘樹(shù)布線(xiàn)算法[J];計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào);2008年06期

中國(guó)重要會(huì)議論文全文數(shù)據(jù)庫(kù) 前4條

1 劉戰(zhàn)濤;趙振宇;張民選;楊朱黎;張國(guó)強(qiáng);;時(shí)鐘樹(shù)優(yōu)化方法研究[A];第十五屆計(jì)算機(jī)工程與工藝年會(huì)暨第一屆微處理器技術(shù)論壇論文集（A輯）[C];2011年

2 曾艷飛;張民選;趙振宇;;魚(yú)骨型時(shí)鐘結(jié)構(gòu)的設(shè)計(jì)與實(shí)現(xiàn)[A];第十六屆計(jì)算機(jī)工程與工藝年會(huì)暨第二屆微處理器技術(shù)論壇論文集[C];2012年

3 楊正強(qiáng);趙振宇;衣曉飛;宋衛(wèi)衛(wèi);陳安安;;基于EDI的混合型時(shí)鐘設(shè)計(jì)[A];第十六屆計(jì)算機(jī)工程與工藝年會(huì)暨第二屆微處理器技術(shù)論壇論文集[C];2012年

4 宋衛(wèi)衛(wèi);馬馳遠(yuǎn);趙振宇;楊正強(qiáng);陳安安;;40nm工藝下精確時(shí)鐘借用方法的研究[A];第十六屆計(jì)算機(jī)工程與工藝年會(huì)暨第二屆微處理器技術(shù)論壇論文集[C];2012年

中國(guó)博士學(xué)位論文全文數(shù)據(jù)庫(kù) 前3條

1 蔡懿慈;極大規(guī)模集成電路全局互連線(xiàn)設(shè)計(jì)與優(yōu)化算法研究[D];中國(guó)科學(xué)技術(shù)大學(xué);2007年

2 史江義;基于IP核的SOC設(shè)計(jì)關(guān)鍵技術(shù)研究[D];西安電子科技大學(xué);2007年

3 何小威;基于片上天線(xiàn)的高頻全局時(shí)鐘無(wú)線(xiàn)分布關(guān)鍵技術(shù)研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2011年

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前10條

1 何海昌;基于時(shí)鐘偏斜調(diào)度的VLSI時(shí)序優(yōu)化方法研究[D];電子科技大學(xué);2015年

2 駱禮廳;基于SOC Encounter的ASIC芯片后端設(shè)計(jì)研究[D];西安電子科技大學(xué);2014年

3 張婷婷;ASIC后端設(shè)計(jì)中的時(shí)鐘樹(shù)綜合優(yōu)化研究[D];湘潭大學(xué);2015年

4 龐佳軍;低電壓時(shí)鐘樹(shù)結(jié)構(gòu)的研究與實(shí)現(xiàn)[D];東南大學(xué);2015年

5 任力爭(zhēng);基于數(shù)據(jù)驅(qū)動(dòng)的時(shí)鐘門(mén)控技術(shù)的物理實(shí)現(xiàn)[D];東南大學(xué);2016年

6 徐亮;低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)的設(shè)計(jì)及實(shí)現(xiàn)[D];東南大學(xué);2016年

7 童思原;低功耗藍(lán)牙4.0鏈路層的硬件設(shè)計(jì)[D];東南大學(xué);2016年

8 嚴(yán)石;面向DSP的時(shí)鐘門(mén)控技術(shù)的優(yōu)化與設(shè)計(jì)[D];東南大學(xué);2016年

9 符仕聰;基于寄存器聚類(lèi)的低功耗DDR PHY時(shí)鐘樹(shù)設(shè)計(jì)[D];東南大學(xué);2016年

10 張衍奎;高性能芯片時(shí)鐘樹(shù)的物理設(shè)計(jì)與實(shí)現(xiàn)[D];大連理工大學(xué);2015年

  本文關(guān)鍵詞：低電壓抗工藝波動(dòng)時(shí)鐘樹(shù)的設(shè)計(jì)及實(shí)現(xiàn)，，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：303401