該文設計實現(xiàn)了一種全數(shù)字前饋式時間交織模數(shù)轉換器（TIADC）時間誤差校準算法,其中采樣時間誤差提取采用改進的時間誤差函數(shù)求導模塊的前饋式提取方法,可以提高在輸入信號頻率較高時誤差提取的準確度;同時,為了降低誤差提取單元的復雜性,采用了以減法實現(xiàn)的時間誤差函數(shù);最后,采用基于1階泰勒補償完成時間誤差的實時校正。仿真驗證表明,應用于4通道14位TIADC系統(tǒng),當輸入信號為多頻信號時,系統(tǒng)動態(tài)性能無雜散動態(tài)范圍（SFDR）從48.6 dB提高到80.7 dB。與傳統(tǒng)基于前饋校準結構對比,可以將有效校準輸入信號帶寬從0.19提高到0.39,提高了校準算法的應用范圍。 

【文章來源】：電子與信息學報. 2020,42(02)北大核心

【文章頁數(shù)】：8 頁

【部分圖文】：

誤差提取收斂情況

?14bitADC的理想SNDR約為86dB，從圖8可以看出改進前后校準效果中的SNDR下降為76dB處所對應的帶寬由0.19提高到0.39，TIADC能獲得良好性能的輸入信號帶寬獲得明顯提高。為了分析本文的校準算法與現(xiàn)有的TIADC時間誤差校準技術之間的關鍵差異，表2給出了本文和文獻[12,15,18,19]中主要特征的對比。采用多頻輸入的校準效果如圖9，可以看出，校準前后的SFDR由–57.63dB下降到–89.76dB，該校準系統(tǒng)對多頻信號的校準效果顯著。圖6誤差提取收斂情況圖7歸一化輸入頻率為0.35時，校準前后的頻譜圖圖8不同輸入頻率下，改進前后SNDR對比表1歸一化輸入頻率為0.35時，校準前后性能參數(shù)表SNDR(dB)SFDR(dB)ENOB(bit)校準前44.8947.947.16改進前57.5460.569.27改進后82.9089.9413.48表2與現(xiàn)有技術的對比性能特征ISSCC2014[12]ISCAS2017[15]SPAWC2011[18]TCAD-I2012[19]本文結果盲校準是是半盲校準是是任意奈奎斯特適用否否是是否需要添加參考通道否否否是否測試輸入否否是否否適用通道任意任意2任意任意前饋校準是否否否是收斂時間(×Ts)10k250k4k1.5k5k第2期鄧紅輝等：一種全數(shù)字前饋式時間交織模數(shù)轉換器時間誤差后臺校準算法415

校準系統(tǒng)的硬件消耗大大降低。2時間誤差校準原理2.1TIADC工作原理圖2(a)為TIADC的架構框圖，包括了M個時間交織的子ADC，以相同的頻率fs/M對輸入信號進行采樣，最后子ADC的輸出被數(shù)據(jù)復合以形成輸出數(shù)據(jù)流。理想情況下，整個ADC將具有與子ADC相同的分辨率，等效采樣頻率fs和等效采樣周期Ts。然而，由于工藝偏差，導致子ADC之間存在通道失配，主要包括偏移(om)，增益(gm)和時序失配(δtm)，如圖2(b)誤差模型所示，這些失配會大大圖1TIADC時間誤差的全數(shù)字校準圖2TIADC原理框圖第2期鄧紅輝等：一種全數(shù)字前饋式時間交織模數(shù)轉換器時間誤差后臺校準算法411


本文編號：3010520