自二十世紀(jì)80年代以來(lái),現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array,FPGA）器件的發(fā)展不斷進(jìn)步。FPGA是一種現(xiàn)場(chǎng)可編程的專用集成電路,由于這個(gè)特點(diǎn),FPGA系列的器件受到越來(lái)越多電路設(shè)計(jì)人員以及生產(chǎn)廠商的喜愛(ài)。其主要發(fā)展方向就是集成度越來(lái)越高,性能也越來(lái)越強(qiáng),內(nèi)部結(jié)構(gòu)也變得越來(lái)越復(fù)雜,這些都給FPGA的測(cè)試急劇的增加難度。但是隨著測(cè)試難度的提高,FPGA設(shè)計(jì)人員和生產(chǎn)廠商對(duì)于FPGA的穩(wěn)定性和可靠性也越來(lái)越重視。簡(jiǎn)而言之,FPGA測(cè)試的有效可實(shí)行性直接關(guān)系到FPGA產(chǎn)品的生產(chǎn)設(shè)計(jì)周期以及研發(fā)成本。目前已知的大部分測(cè)試方法僅適用于Xilinx XCV系列芯片,且對(duì)于金屬互連線的測(cè)試多是通過(guò)人工手動(dòng)連線配置,需要極大地消耗時(shí)間成本,無(wú)法有效地測(cè)試Virtex-4系列FPGA。目前已知的測(cè)試方法不能滿足FPGA內(nèi)部金屬互連線互連結(jié)構(gòu)測(cè)試的需求,而達(dá)到測(cè)試需求的先決條件是在能夠保證測(cè)試用例覆蓋率盡可能高的前提下使用盡可能少的測(cè)試用例數(shù)目。針對(duì)這種情況,本文展開基于Xilinx公司Virtex-4系列FPGA器件內(nèi)部金屬互連線互連結(jié)構(gòu)的自動(dòng)化測(cè)試方法研究,實(shí)... 

【文章來(lái)源】：武漢理工大學(xué)湖北省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：68 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

FPGA的體系結(jié)構(gòu)

也就是測(cè)試是否有故障存在待測(cè) FPGA 芯片上[16]。二是故障診斷，也就是通過(guò)某些診斷算法和測(cè)試激勵(lì)去達(dá)到確定故障類型的目的，以及找出故障的位置[17]。本論文的研究目的是 FPGA 內(nèi)部互連結(jié)構(gòu)金屬互連線的覆蓋及故障測(cè)試。按照測(cè)試內(nèi)容進(jìn)行分類，可以將 FPGA 測(cè)試分為兩類，一類為參數(shù)測(cè)試，其中高低電平電壓的輸入輸出屬于直流參數(shù)，各種延遲及頻率屬于交流參數(shù)。還有一類是功能測(cè)試，包括 CLB、金屬互連線、RAM 塊，DSP 塊測(cè)試等等[18]。FPGA 大部分面積由 CLB 和布線資源占據(jù)，顯然對(duì)于 CLB 和布線資源的測(cè)試十分必要。FPGA 的測(cè)試基本流程如圖 1-2 所示。通過(guò)生成配置文件，然后將配置下載到 FPGA 芯片，然后在待測(cè)芯片上施加測(cè)試激勵(lì)，最后比對(duì)測(cè)試響應(yīng)和標(biāo)準(zhǔn)響應(yīng)，以此就可以判斷 FPGA 芯片是否存在故障[19]。在實(shí)際操作中，因?yàn)?FPGA內(nèi)部互連結(jié)構(gòu)過(guò)于豐富，不可能在以此配置中達(dá)到覆蓋全部待測(cè)資源的目的，故而都是采取多次配置以達(dá)到測(cè)試所有待測(cè)資源的目的[4][20]。

于將可編程邏輯器件進(jìn)行了重新的定義，足夠解決高性能系就 Virtex 系列的芯片而言，同一型號(hào)的 FPGA 具有一樣的結(jié)模、封裝類型等可能不同而已，而這些對(duì)于本文的測(cè)試方法置次數(shù)。tex 基本單元模型使用的 Virtex FPGA 基本單元模型如圖 2-1。完整的 FPGA 芯PGA 基本單元組成，這些單元通過(guò)二維數(shù)組形式排列，其 m數(shù)，n 指列的基本單元個(gè)數(shù)。一個(gè)基本單元由 CLB，SM 和互資源分為局部互連資源（Local IR）以及全局互連資源（Gl用來(lái)連接 CLB 和 SM，Global IR 用來(lái)連接 SM 和 SM。CLB 里輸出 MUX（IMUX 或 OMUX）連接到開關(guān)矩陣上。每個(gè) SM連接點(diǎn)。這些PIP提供在一對(duì)連接SM的金屬互連線段之間的開關(guān)，開關(guān)閉合則兩線連接，開關(guān)打開則兩線不連接。

【參考文獻(xiàn)】：
期刊論文
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博士論文
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碩士論文
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[9]Virtex系列FPGA內(nèi)部互連線測(cè)試[D]. 劉麗.西安電子科技大學(xué) 2008
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本文編號(hào)：2995211