隨著三維芯片制造技術(shù)的發(fā)展,芯片上的晶體管數(shù)量急劇增加,功能也越來(lái)越復(fù)雜,三維芯片的測(cè)試面臨嚴(yán)峻的挑戰(zhàn)。測(cè)試時(shí)間長(zhǎng)與測(cè)試數(shù)據(jù)量大是三維芯片測(cè)試所面臨的主要問(wèn)題,因此,研究安全并且快速的芯片測(cè)試方法對(duì)降低芯片的測(cè)試成本尤為重要。本文從功耗安全的角度出發(fā),對(duì)三維芯片的測(cè)試調(diào)度方法和測(cè)試數(shù)據(jù)壓縮方法兩個(gè)方面展開(kāi)了研究,主要工作如下:提出了一種基于分時(shí)復(fù)用的協(xié)同優(yōu)化各層之間、層與核之間測(cè)試資源的調(diào)度方法。首先,在三維芯片各層配置移位寄存器,通過(guò)移位寄存器組對(duì)輸入數(shù)據(jù)的控制,實(shí)現(xiàn)對(duì)各層之間以及同一層的各個(gè)芯核之間的測(cè)試頻率的合理劃分,使位于不同位置的芯核能夠被并行測(cè)試;其次,使用貪心算法優(yōu)化寄存器的分配,減少芯核并行測(cè)試的空閑周期;最后,采用一種離散粒子群優(yōu)化算法求出最優(yōu)三維堆疊的布圖,以便于充分利用硅通孔的傳輸潛力,提高并行測(cè)試效率,減少測(cè)試時(shí)間。另外,時(shí)分復(fù)用的方法可以有效降低因?yàn)榫植窟^(guò)熱而產(chǎn)生的失效風(fēng)險(xiǎn)。實(shí)驗(yàn)結(jié)果表明,優(yōu)化后的整個(gè)測(cè)試訪問(wèn)機(jī)制利用率有所升高,并且測(cè)試時(shí)間獲得了減少,降低了測(cè)試成本。在三態(tài)信號(hào)的基礎(chǔ)上,提出了一種輸入精簡(jiǎn)與相容壓縮相結(jié)合的多重?cái)?shù)據(jù)壓縮方法。該方法先利用輸入精簡(jiǎn)... 

【文章來(lái)源】：合肥工業(yè)大學(xué)安徽省 211工程院校 教育部直屬院校

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【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖２．１?２Ｄ?ＩＣ與３Ｄ?ＩＣ結(jié)構(gòu)圖??

第二章三維芯片及其測(cè)試技術(shù)概述??２．１三維芯片簡(jiǎn)介??圖２．１所示為２Ｄ?１Ｃ和３Ｄ?１Ｃ的結(jié)構(gòu)圖，圖中普通的２Ｄ?１Ｃ是在平面的結(jié)構(gòu)上??實(shí)現(xiàn)不同元器件之間的互連，３Ｄ?１Ｃ作為集成電路的一種，與２Ｄ?１Ｃ有著很多相似??之處，但３Ｄ?１Ｃ將芯片的平面結(jié)構(gòu)向立體結(jié)構(gòu)轉(zhuǎn)變，位于不同層之間的多個(gè)晶粒??通過(guò)垂直方向上的ＴＳＶ實(shí)現(xiàn)互連。??晶粒３?Ｉ??ａｍ?｜］［?＾Ｙ＊！??品粒１?ｊ??１…―￣￣－Ｔｑ?卜：＝＿，?Ｉ?Ｉ?＞１?Ｉ?Ｉ?Ｉ?Ｉ?ＩＩ?ＩＩ?ＩＩ?＾?硅中介層??ＣＯ?＾?Ｃ?３?（?）?ｔ?＇ｉ?ｔ?３?ｔ：?０?Ｃ?＾?Ｃ，Ｏ?Ｃ?０?＿?ＣＤ?Ｃ?Ｊ?ＣＯ?Ｃ?Ｏ?Ｃ?３?Ｏ?ｔ?３?Ｃ３Ｃ３?ＣＤ??＋彳契?Ａｉｌ??ｇ?＾?Ｋ?電路板?七?凝Ｐ?電路板??（ａ）?２Ｄ?１Ｃ?（ｂ）?３Ｄ?ＩＣ??圖２．１?２Ｄ?ＩＣ與３Ｄ?ＩＣ結(jié)構(gòu)圖??Ｆｉｇ?２．１?Ｓｔｒｕｃｔｕｒｅ?ｏｆ?２Ｄ?ＩＣ?ａｎｄ?３Ｄ?ＩＣ??由于三維芯片還處在研宄階段，制造工藝尚未成熟。目前，三維芯片的制造??方式主要復(fù)用二維集成電路的制造技術(shù)，并加入一部分三維集成電路的制造工藝。??下文將簡(jiǎn)單介紹三維芯片的制造流程。??２．?１．１?３Ｄ芯片主要制造過(guò)程??芯片主要制造流程如圖２．２所示，芯片從礦石到成品，需要經(jīng)過(guò)晶圓制

ＴＡＭ設(shè)計(jì)中需要解決的重要問(wèn)題。對(duì)于堆疊中的某個(gè)芯核ｃ來(lái)說(shuō)，當(dāng)測(cè)試數(shù)據(jù)量??和測(cè)試頻率確定時(shí)，測(cè)試所需時(shí)間￣與ＴＡＭ寬度＇成反比。若將￣當(dāng)作矩形的長(zhǎng)，??＇當(dāng)作矩形的寬，當(dāng)帶寬＇變化時(shí)，矩形面積＼恒定。在圖２．６（ａ）中，當(dāng)一個(gè)堆疊??中存在Ｃｋ?Ｃ２、Ｃ３、Ｃ４和Ｃ５５個(gè)芯核，在無(wú)有效ＴＡＭ設(shè)計(jì)情況下，每個(gè)芯核只??能按序串行測(cè)試，完成測(cè)試的時(shí)間較長(zhǎng)，測(cè)試效率低下。當(dāng)存在有效的ＴＡＭ設(shè)計(jì)??時(shí)，ＴＡＭ測(cè)試資源能被有效分配，如圖２．６（ｂ）所示的方法，部分芯核可以并行測(cè)??試，降低了測(cè)試時(shí)間，但仍存在一些空閑資源，影響測(cè)試效率。??ＴＡＭ??寬度?匕１?匕４?匕５??測(cè)試時(shí)間??（ａ）


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