全數(shù)字可綜合低功耗時鐘生成器的設(shè)計與實現(xiàn)
發(fā)布時間：2021-01-21 05:35
全數(shù)字可綜合時鐘生成器相對于傳統(tǒng)模擬時鐘生成器,具有低功耗、芯片面積小、不同工藝制程下高可移植性的優(yōu)點。在現(xiàn)代通訊技術(shù)高速發(fā)展的今天,低功耗小面積集成芯片的運用環(huán)境越來越多。帶有動態(tài)頻率調(diào)整輸出的時鐘生成器,能夠很好地控制電路系統(tǒng)在不同工作負載下的功耗,延長可用時間。同時,可綜合的全數(shù)字電路設(shè)計能夠在不同的工藝制程下實現(xiàn)快速移植,不用進行重新定制設(shè)計,因此本文選取了全數(shù)字可綜合時鐘生成器進行研究與設(shè)計實現(xiàn)。本文首先提出了一種新的核心頻率振蕩模塊結(jié)構(gòu),在原有環(huán)形振蕩鏈的基礎(chǔ)上,加入了延時單元旁路功能,可供選擇的延時單元級數(shù)增加,使得輸出的頻率范圍更廣;針對振蕩環(huán)路中出現(xiàn)某個延時單元有故障的情況,通過旁路該延時單元能夠?qū)崿F(xiàn)時鐘生成器的正常工作,提升系統(tǒng)整體魯棒性;此外,使用偶數(shù)組延時單元時,頻率粗調(diào)節(jié)模塊可以作為延時鎖定環(huán)的延時鏈使用,提供對參考時鐘的多相位同步信號輸出,組成多功能倍頻延時鎖定環(huán);也可以優(yōu)化延時鎖定環(huán)對應(yīng)的延時單元的控制電路,使用奇數(shù)組的延時單元,組成一個低功耗鎖相環(huán),為系統(tǒng)提供多樣化設(shè)計方案。針對新的的核心頻率振蕩結(jié)構(gòu),本文提出了相應(yīng)的頻率搜索算法與兩種時鐘生成器工作模式...
【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校
【文章頁數(shù)】：81 頁
【學位級別】：碩士
【部分圖文】：
系統(tǒng)時鐘頻率與動態(tài)功耗關(guān)系圖
由于動態(tài)調(diào)節(jié)時鐘頻率在節(jié)約能耗和提升系統(tǒng)魯棒性方面起著重要作用，因此之前的研究成果中提出了各種時鐘生成器的設(shè)計。時鐘發(fā)生器兩個熱門研究方向分為延遲鎖相環(huán)（DLL）和鎖相環(huán)（PLL）兩個分支。PLL 可以自行提供各種頻率，并動態(tài)調(diào)整它[24]傳統(tǒng) DLL 只能輸出與參考相同的頻率，但通過振蕩器或邊緣合成器等額外電路，它也可以成為動態(tài)時鐘發(fā)生器。2.2 數(shù)字時鐘生成器簡介時鐘源是數(shù)字電路中最關(guān)鍵的輸入模塊之一，同時在模數(shù)轉(zhuǎn)換器[25]ADC）的量化和比較中有著至關(guān)重要的作用。當前研究成果中，數(shù)字時鐘生成器主要分為兩大熱門研究方向，數(shù)字倍頻延時鎖定環(huán)（Multiplying Delay-Lock Loop,MDLL）與數(shù)字鎖相環(huán)（Digital Phase-Lock Loop,DPLL）。這兩種數(shù)字時鐘生成器都由模擬電路模塊發(fā)展而來，因此在進行時鐘生成器的設(shè)計之前，對這兩種類型的時鐘生成器的基本原理、分類、結(jié)構(gòu)類型與性能參數(shù)進行介紹。2.2.1 數(shù)字倍頻延時鎖定環(huán)基本原理
圖 2-3 數(shù)字鎖相環(huán)框圖數(shù)字鎖相環(huán)[29]（DPLL）框圖如上圖 2-3 所示，DPLL 由數(shù)字鑒相器（PFD）、數(shù)字環(huán)路濾波器（DLF）、數(shù)字控制振蕩器（DCO）和分頻器（Divider）組成。和 MDLL 不同的是，DPLL 里沒有延時鏈，取而代之的是數(shù)字控制振蕩器。作為DPLL 核心模塊，DCO 可以根據(jù)數(shù)字頻率控制信號，調(diào)整不同的振蕩頻率輸出。振蕩頻率經(jīng)過分頻之后，給回到 PFD，用于比較本地振蕩頻率與輸入?yún)⒖紩r鐘的差異。PFD 根據(jù)相位比較結(jié)果，給出數(shù)字控制字輸出。環(huán)路濾波器濾除數(shù)字控制字中的雜波后，將控制信號給到數(shù)字控制振蕩器，進行下一輪的頻率調(diào)整。振蕩頻率的輸出范圍由輸入?yún)⒖夹盘�，�?shù)字控制振蕩器，分頻器三者共同決定。2.3 數(shù)字倍頻延時鎖定環(huán)延時鎖定環(huán)(Delay Lock-Loop)隨著集成電路的發(fā)展，可以根據(jù)實現(xiàn)方式和功能的不同來分類：傳統(tǒng)模擬延時鎖定環(huán)(Analog DLL)、數(shù)字延時鎖定環(huán)(Digital DLL)、邊沿合成倍頻延時鎖定環(huán)[30](Edge Combiner MDLL)、全數(shù)字倍頻延時鎖定環(huán)(All
本文編號：2990564
【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校
【文章頁數(shù)】：81 頁
【學位級別】：碩士
【部分圖文】：
系統(tǒng)時鐘頻率與動態(tài)功耗關(guān)系圖
由于動態(tài)調(diào)節(jié)時鐘頻率在節(jié)約能耗和提升系統(tǒng)魯棒性方面起著重要作用，因此之前的研究成果中提出了各種時鐘生成器的設(shè)計。時鐘發(fā)生器兩個熱門研究方向分為延遲鎖相環(huán)（DLL）和鎖相環(huán)（PLL）兩個分支。PLL 可以自行提供各種頻率，并動態(tài)調(diào)整它[24]傳統(tǒng) DLL 只能輸出與參考相同的頻率，但通過振蕩器或邊緣合成器等額外電路，它也可以成為動態(tài)時鐘發(fā)生器。2.2 數(shù)字時鐘生成器簡介時鐘源是數(shù)字電路中最關(guān)鍵的輸入模塊之一，同時在模數(shù)轉(zhuǎn)換器[25]ADC）的量化和比較中有著至關(guān)重要的作用。當前研究成果中，數(shù)字時鐘生成器主要分為兩大熱門研究方向，數(shù)字倍頻延時鎖定環(huán)（Multiplying Delay-Lock Loop,MDLL）與數(shù)字鎖相環(huán)（Digital Phase-Lock Loop,DPLL）。這兩種數(shù)字時鐘生成器都由模擬電路模塊發(fā)展而來，因此在進行時鐘生成器的設(shè)計之前，對這兩種類型的時鐘生成器的基本原理、分類、結(jié)構(gòu)類型與性能參數(shù)進行介紹。2.2.1 數(shù)字倍頻延時鎖定環(huán)基本原理
圖 2-3 數(shù)字鎖相環(huán)框圖數(shù)字鎖相環(huán)[29]（DPLL）框圖如上圖 2-3 所示，DPLL 由數(shù)字鑒相器（PFD）、數(shù)字環(huán)路濾波器（DLF）、數(shù)字控制振蕩器（DCO）和分頻器（Divider）組成。和 MDLL 不同的是，DPLL 里沒有延時鏈，取而代之的是數(shù)字控制振蕩器。作為DPLL 核心模塊，DCO 可以根據(jù)數(shù)字頻率控制信號，調(diào)整不同的振蕩頻率輸出。振蕩頻率經(jīng)過分頻之后，給回到 PFD，用于比較本地振蕩頻率與輸入?yún)⒖紩r鐘的差異。PFD 根據(jù)相位比較結(jié)果，給出數(shù)字控制字輸出。環(huán)路濾波器濾除數(shù)字控制字中的雜波后，將控制信號給到數(shù)字控制振蕩器，進行下一輪的頻率調(diào)整。振蕩頻率的輸出范圍由輸入?yún)⒖夹盘�，�?shù)字控制振蕩器，分頻器三者共同決定。2.3 數(shù)字倍頻延時鎖定環(huán)延時鎖定環(huán)(Delay Lock-Loop)隨著集成電路的發(fā)展，可以根據(jù)實現(xiàn)方式和功能的不同來分類：傳統(tǒng)模擬延時鎖定環(huán)(Analog DLL)、數(shù)字延時鎖定環(huán)(Digital DLL)、邊沿合成倍頻延時鎖定環(huán)[30](Edge Combiner MDLL)、全數(shù)字倍頻延時鎖定環(huán)(All
本文編號：2990564
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