全數(shù)字可綜合時(shí)鐘生成器相對(duì)于傳統(tǒng)模擬時(shí)鐘生成器,具有低功耗、芯片面積小、不同工藝制程下高可移植性的優(yōu)點(diǎn)。在現(xiàn)代通訊技術(shù)高速發(fā)展的今天,低功耗小面積集成芯片的運(yùn)用環(huán)境越來(lái)越多。帶有動(dòng)態(tài)頻率調(diào)整輸出的時(shí)鐘生成器,能夠很好地控制電路系統(tǒng)在不同工作負(fù)載下的功耗,延長(zhǎng)可用時(shí)間。同時(shí),可綜合的全數(shù)字電路設(shè)計(jì)能夠在不同的工藝制程下實(shí)現(xiàn)快速移植,不用進(jìn)行重新定制設(shè)計(jì),因此本文選取了全數(shù)字可綜合時(shí)鐘生成器進(jìn)行研究與設(shè)計(jì)實(shí)現(xiàn)。本文首先提出了一種新的核心頻率振蕩模塊結(jié)構(gòu),在原有環(huán)形振蕩鏈的基礎(chǔ)上,加入了延時(shí)單元旁路功能,可供選擇的延時(shí)單元級(jí)數(shù)增加,使得輸出的頻率范圍更廣;針對(duì)振蕩環(huán)路中出現(xiàn)某個(gè)延時(shí)單元有故障的情況,通過(guò)旁路該延時(shí)單元能夠?qū)崿F(xiàn)時(shí)鐘生成器的正常工作,提升系統(tǒng)整體魯棒性;此外,使用偶數(shù)組延時(shí)單元時(shí),頻率粗調(diào)節(jié)模塊可以作為延時(shí)鎖定環(huán)的延時(shí)鏈?zhǔn)褂?提供對(duì)參考時(shí)鐘的多相位同步信號(hào)輸出,組成多功能倍頻延時(shí)鎖定環(huán);也可以優(yōu)化延時(shí)鎖定環(huán)對(duì)應(yīng)的延時(shí)單元的控制電路,使用奇數(shù)組的延時(shí)單元,組成一個(gè)低功耗鎖相環(huán),為系統(tǒng)提供多樣化設(shè)計(jì)方案。針對(duì)新的的核心頻率振蕩結(jié)構(gòu),本文提出了相應(yīng)的頻率搜索算法與兩種時(shí)鐘生成器工作模式... 

【文章來(lái)源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：81 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

系統(tǒng)時(shí)鐘頻率與動(dòng)態(tài)功耗關(guān)系圖

由于動(dòng)態(tài)調(diào)節(jié)時(shí)鐘頻率在節(jié)約能耗和提升系統(tǒng)魯棒性方面起著重要作用，因此之前的研究成果中提出了各種時(shí)鐘生成器的設(shè)計(jì)。時(shí)鐘發(fā)生器兩個(gè)熱門研究方向分為延遲鎖相環(huán)（DLL）和鎖相環(huán)（PLL）兩個(gè)分支。PLL 可以自行提供各種頻率，并動(dòng)態(tài)調(diào)整它[24]傳統(tǒng) DLL 只能輸出與參考相同的頻率，但通過(guò)振蕩器或邊緣合成器等額外電路，它也可以成為動(dòng)態(tài)時(shí)鐘發(fā)生器。2.2 數(shù)字時(shí)鐘生成器簡(jiǎn)介時(shí)鐘源是數(shù)字電路中最關(guān)鍵的輸入模塊之一，同時(shí)在模數(shù)轉(zhuǎn)換器[25]ADC）的量化和比較中有著至關(guān)重要的作用。當(dāng)前研究成果中，數(shù)字時(shí)鐘生成器主要分為兩大熱門研究方向，數(shù)字倍頻延時(shí)鎖定環(huán)（Multiplying Delay-Lock Loop,MDLL）與數(shù)字鎖相環(huán)（Digital Phase-Lock Loop,DPLL）。這兩種數(shù)字時(shí)鐘生成器都由模擬電路模塊發(fā)展而來(lái)，因此在進(jìn)行時(shí)鐘生成器的設(shè)計(jì)之前，對(duì)這兩種類型的時(shí)鐘生成器的基本原理、分類、結(jié)構(gòu)類型與性能參數(shù)進(jìn)行介紹。2.2.1 數(shù)字倍頻延時(shí)鎖定環(huán)基本原理

圖 2-3 數(shù)字鎖相環(huán)框圖數(shù)字鎖相環(huán)[29]（DPLL）框圖如上圖 2-3 所示，DPLL 由數(shù)字鑒相器（PFD）、數(shù)字環(huán)路濾波器（DLF）、數(shù)字控制振蕩器（DCO）和分頻器（Divider）組成。和 MDLL 不同的是，DPLL 里沒(méi)有延時(shí)鏈，取而代之的是數(shù)字控制振蕩器。作為DPLL 核心模塊，DCO 可以根據(jù)數(shù)字頻率控制信號(hào)，調(diào)整不同的振蕩頻率輸出。振蕩頻率經(jīng)過(guò)分頻之后，給回到 PFD，用于比較本地振蕩頻率與輸入?yún)⒖紩r(shí)鐘的差異。PFD 根據(jù)相位比較結(jié)果，給出數(shù)字控制字輸出。環(huán)路濾波器濾除數(shù)字控制字中的雜波后，將控制信號(hào)給到數(shù)字控制振蕩器，進(jìn)行下一輪的頻率調(diào)整。振蕩頻率的輸出范圍由輸入?yún)⒖夹盘?hào)，數(shù)字控制振蕩器，分頻器三者共同決定。2.3 數(shù)字倍頻延時(shí)鎖定環(huán)延時(shí)鎖定環(huán)(Delay Lock-Loop)隨著集成電路的發(fā)展，可以根據(jù)實(shí)現(xiàn)方式和功能的不同來(lái)分類：傳統(tǒng)模擬延時(shí)鎖定環(huán)(Analog DLL)、數(shù)字延時(shí)鎖定環(huán)(Digital DLL)、邊沿合成倍頻延時(shí)鎖定環(huán)[30](Edge Combiner MDLL)、全數(shù)字倍頻延時(shí)鎖定環(huán)(All


本文編號(hào)：2990564