當(dāng)前CMOS數(shù)字芯片設(shè)計(jì)流程缺少對(duì)電路電磁抗擾性的檢驗(yàn)。大幅電磁干擾會(huì)導(dǎo)致數(shù)字電路出現(xiàn)電路失效,但電路失效的原因以及電路失效與幅度和頻率等干擾參數(shù)的關(guān)系尚不清楚。針對(duì)這一問題,詳細(xì)研究了源端射頻干擾下CMOS數(shù)字電路的工作狀態(tài)。通過給出失效與干擾參數(shù)的關(guān)系的基本理論,得到CMOS數(shù)字電路在受擾情況下的失效原因。結(jié)果表明,時(shí)序錯(cuò)誤是大幅電磁干擾引起CMOS電路失效的主要原因。電路失效可通過電路路徑延時(shí)的漂移和抖動(dòng)來解釋,漂移和抖動(dòng)與電磁干擾的幅度和頻率存在特定關(guān)系,因此時(shí)序失效是可預(yù)測(cè)的。基本理論所描述的失效規(guī)律可作為EDA工具的原理,用于芯片設(shè)計(jì)早期階段對(duì)電路的抗擾性檢驗(yàn)。 

【文章來源】：微電子學(xué). 2020,50(04)北大核心

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【部分圖文】：

數(shù)據(jù)與時(shí)鐘路徑的結(jié)構(gòu)

圖1 數(shù)據(jù)與時(shí)鐘路徑的結(jié)構(gòu)源端干擾對(duì)路徑延遲的影響主要有兩個(gè):一個(gè)是干擾造成的時(shí)序漂移[6],另一個(gè)是干擾造成的時(shí)序抖動(dòng)[7]。以下詳細(xì)解釋兩個(gè)影響的產(chǎn)生機(jī)理。

延時(shí)漂移的形成原因及其特點(diǎn)


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