當(dāng)前CMOS數(shù)字芯片設(shè)計流程缺少對電路電磁抗擾性的檢驗。大幅電磁干擾會導(dǎo)致數(shù)字電路出現(xiàn)電路失效,但電路失效的原因以及電路失效與幅度和頻率等干擾參數(shù)的關(guān)系尚不清楚。針對這一問題,詳細(xì)研究了源端射頻干擾下CMOS數(shù)字電路的工作狀態(tài)。通過給出失效與干擾參數(shù)的關(guān)系的基本理論,得到CMOS數(shù)字電路在受擾情況下的失效原因。結(jié)果表明,時序錯誤是大幅電磁干擾引起CMOS電路失效的主要原因。電路失效可通過電路路徑延時的漂移和抖動來解釋,漂移和抖動與電磁干擾的幅度和頻率存在特定關(guān)系,因此時序失效是可預(yù)測的�；纠碚撍枋龅氖б�(guī)律可作為EDA工具的原理,用于芯片設(shè)計早期階段對電路的抗擾性檢驗。 

【文章來源】：微電子學(xué). 2020,50(04)北大核心

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數(shù)據(jù)與時鐘路徑的結(jié)構(gòu)

圖1 數(shù)據(jù)與時鐘路徑的結(jié)構(gòu)源端干擾對路徑延遲的影響主要有兩個:一個是干擾造成的時序漂移[6],另一個是干擾造成的時序抖動[7]。以下詳細(xì)解釋兩個影響的產(chǎn)生機(jī)理。

延時漂移的形成原因及其特點(diǎn)


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