基于CPT（相干布局囚禁）87銣原子鐘設(shè)計(jì)出輸出頻率為3 417 MHz的鎖相環(huán)頻率合成器,通過ADIsimPLL仿真出最佳環(huán)路帶寬,環(huán)路濾波器參數(shù)以及相位噪聲等,并通過STM32對(duì)鎖相環(huán)芯片進(jìn)行控制。對(duì)頻率合成器進(jìn)行了測(cè)試,電路尺寸為40 mm×40 mm,輸出信號(hào)功率范圍為-4 dBm～+5 dBm可調(diào),輸出信號(hào)噪聲滿足要求-88.65 dBc/Hz@1 kHz,-92.31 dBc/Hz@10 kHz,-104.63 dBc/Hz@100 kHz,雜散和諧波得到抑制,設(shè)計(jì)的頻率合成器能很好的應(yīng)用于原子鐘的射頻信號(hào)源。 

【文章來源】：電子器件. 2020,43(01)北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

圖4 時(shí)序圖

ADIsimPLL是一個(gè)綜合性的鎖相環(huán)頻率合成器設(shè)計(jì)和仿真軟件,具有極好的的仿真設(shè)計(jì)能力,基于ADI公司的鎖相環(huán)芯片的設(shè)計(jì)背景,盡可能完美地利用ADISIMPLL來設(shè)計(jì)環(huán)路濾波器的相關(guān)參數(shù)以及盡可能真實(shí)地仿真電路的相位噪聲。采用的濾波器是三階無源濾波器,是只采用RC的濾波器,相對(duì)于有源環(huán)路濾波器帶來噪聲和零點(diǎn)漂移,它的成本低,噪聲小,結(jié)構(gòu)簡(jiǎn)單并且更加穩(wěn)定,仿真出的環(huán)路濾波器的參數(shù)為C1=7.66 nF,C2=104 nF,R1=214 Ω,R2=437 Ω,C3=3.50 nF。圖6是是通過ADISIMPLL仿真鎖相環(huán)系統(tǒng)輸出頻率的相位噪聲,可以得出在頻偏100 kHz處相位噪聲為-110.143 dBc/Hz,這是一個(gè)理想情況下的值,實(shí)際情況下存在電磁干擾等,相位噪聲會(huì)高于理論值。并且鎖相環(huán)的器件中分頻器、倍頻器對(duì)信號(hào)進(jìn)行分頻、倍頻操作時(shí),相位噪聲也進(jìn)行了同樣的變化。在實(shí)際應(yīng)用中用公式來估算相位噪聲的大小。

式中:PNOUT是鎖相環(huán)輸出頻率的相位噪聲,PNNORM是鎖相環(huán)的歸一化帶內(nèi)相噪基底,主要由器件自身決定,fLO是鎖相環(huán)的輸出頻率,是一個(gè)常數(shù),fPD是鎖相環(huán)鑒相頻率,公式中只有這個(gè)參數(shù)可以改變,因此鑒相頻率每增加10倍相位噪聲的值就降低10 dB,因此在保證一定頻率分辨率的情況下,盡量提高鑒相頻率會(huì)改善相位噪聲的情況。外圍電路設(shè)計(jì)中10 MHz晶振和環(huán)路濾波器對(duì)相位噪聲的貢獻(xiàn)可以通過選擇更好的器件或者優(yōu)化電路設(shè)計(jì)來降低。ADF4351芯片的數(shù)字模塊包括R分頻器、N分頻器、小數(shù)計(jì)數(shù)器和模數(shù)計(jì)數(shù)器,另外一共有6個(gè)寄存器從寄存器0到寄存器5,寄存器0控制16位整數(shù)分頻值和12位小數(shù)分頻值,二者與頻率倍頻倍數(shù)有關(guān),寄存器1控制12位相位值和12位模數(shù)值,模數(shù)值與輸出頻率分辨率有關(guān),寄存器2控制10位R計(jì)數(shù)器的值和電荷泵電流的設(shè)定等,寄存器3控制12位時(shí)鐘分頻器等參數(shù),寄存器4控制頻段選擇時(shí)鐘分頻器和輸出功率調(diào)節(jié)等參數(shù),寄存器5是鎖定檢測(cè)。因?yàn)槠蛳旅嬷唤o出程序的一部分,以下是數(shù)據(jù)傳輸程序:

【參考文獻(xiàn)】：
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本文編號(hào)：2973518