發(fā)布時(shí)間：2021-01-12 05:31

　　隨著半導(dǎo)體工藝的特征尺寸不斷減小,器件開(kāi)始出現(xiàn)了短溝道效應(yīng)。該效應(yīng)使得器件在亞閾值時(shí)漏電流增大,并且使器件的閾值電壓也隨之降低,最終導(dǎo)致器件組成的芯片功耗增大和性能下降。為了達(dá)到提高芯片性能和降低功耗的目的,臺(tái)積電、三星、格羅方德等代工廠紛紛研發(fā)出了16/14nm、7nm工藝。先進(jìn)工藝給設(shè)計(jì)人員帶來(lái)了更大的設(shè)計(jì)靈活度,使得他們可以設(shè)計(jì)更復(fù)雜和性能更好的芯片。但先進(jìn)工藝也給物理設(shè)計(jì)的時(shí)序收斂和布局布線帶來(lái)了巨大的挑戰(zhàn)。本論文主要研究的是基于14nm FinFET工藝的后端物理設(shè)計(jì)中交叉結(jié)構(gòu)的布線擁塞及多點(diǎn)時(shí)鐘樹(shù)結(jié)構(gòu)下門控時(shí)鐘時(shí)序問(wèn)題。本文針對(duì)14nm工藝對(duì)物理設(shè)計(jì)的時(shí)序收斂和布局布線帶來(lái)的挑戰(zhàn),特別是交叉結(jié)構(gòu)（crossbar）的布線擁塞和多點(diǎn)時(shí)鐘樹(shù)結(jié)構(gòu)下的門控時(shí)鐘時(shí)序問(wèn)題,提出了一種有效的解決方法。并以一個(gè)位于大型SOC芯片中的百萬(wàn)門子模塊的物理實(shí)現(xiàn)為例,驗(yàn)證所提方案的有效性。對(duì)于交叉結(jié)構(gòu)的布線擁塞問(wèn)題,是通過(guò)結(jié)構(gòu)式布局的方法,對(duì)交叉結(jié)構(gòu)進(jìn)行了重新排列,解決了交叉結(jié)構(gòu)因布線擁塞問(wèn)題而引起的時(shí)序和設(shè)計(jì)規(guī)則違例問(wèn)題。仿真結(jié)果表明在進(jìn)行結(jié)構(gòu)式布局后,交叉結(jié)構(gòu)模塊的時(shí)序違例的負(fù)總量（TNS:T... 

【文章來(lái)源】：華南理工大學(xué)廣東省 211工程院校 985工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：68 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

FinFET的三維立體結(jié)構(gòu)圖

圖 1-1 FinFET 的三維立體結(jié)構(gòu)圖圖 1-2 FinFET 立體結(jié)構(gòu)剖面圖圖 1-1 和圖 1-2 分別展示了 FinFET 的三維立體結(jié)構(gòu)圖以及剖面圖。如圖 1-1 所示，Tsi 為鰭的厚度，Lphys 為溝道長(zhǎng)度，p 為鰭的間距，h 為 fin 的高度，則 fin 的總寬度 W滿足 W=n*（2h+Tsi）。柵極包裹的結(jié)構(gòu)增強(qiáng)了柵的控制能力，對(duì)溝道提供了更好的電學(xué)

第一章 緒論控制，從而降低了漏電流，抑制短溝道效應(yīng)[5]。FinFET 對(duì)物理設(shè)計(jì)的影響，主要體現(xiàn)在標(biāo)準(zhǔn)單元的設(shè)計(jì)、寄生參數(shù)提取、布局可制造性設(shè)計(jì)等方面。對(duì)于全定制電路設(shè)計(jì)來(lái)說(shuō)，標(biāo)準(zhǔn)單元的制作要考慮更多的比如說(shuō)布線軌道的高度以及引腳的排布等。而對(duì)于半定制電路設(shè)計(jì)，標(biāo)準(zhǔn)單元的會(huì)影響到布局布線的難易程度。三維 FinFET 結(jié)構(gòu)的柵控能力更強(qiáng)，漏電流更小，同時(shí)器件本身的電學(xué)特性雜。三維 FinFET 結(jié)構(gòu)周圍的電場(chǎng)分布復(fù)雜，使其寄生電容的分析更加困難，F(xiàn)inF生電容的影響已經(jīng)逐漸超過(guò)器件本征電容，成為影響器件速度的主要因素之一。展示了 FinFET 器件的切面電容模型。

【參考文獻(xiàn)】：
期刊論文
[1]14 nm FinFET柵圍寄生電容的建模與擬合[J]. 鄭芳林,任佳琪,劉程晟,李小進(jìn),石艷玲,孫亞賓.  微電子學(xué). 2017(05)
[2]14 nm工藝下基于CUPF的數(shù)字IC低功耗物理設(shè)計(jì)[J]. 高華,李輝.  電子技術(shù)應(yīng)用. 2017(09)
[3]16nm FinFET工藝信號(hào)EM問(wèn)題的分析和解決[J]. 楊會(huì)平,蔡琰,施建安.  電子技術(shù)應(yīng)用. 2017(08)
[4]數(shù)字集成電路門控時(shí)鐘可靠性研究[J]. 喻賢坤,姜爽,王磊,王莉,彭斌.  電子技術(shù)應(yīng)用. 2017(01)
[5]FinFET器件技術(shù)簡(jiǎn)介[J]. 馬偉彬.  科技展望. 2016(16)
[6]模擬退火算法在飛機(jī)巡航最佳路線問(wèn)題中的應(yīng)用[J]. 牛迎春,曾璐璐,包勇.  軟件導(dǎo)刊. 2015(08)
[7]FinFET與多重圖案拆分影響下的布局和布線[J].   電腦與電信. 2014(06)
[8]應(yīng)用于大規(guī)模ASIC的線長(zhǎng)驅(qū)動(dòng)的合法化算法[J]. 高文超,周強(qiáng),錢旭,蔡懿慈.  計(jì)算機(jī)科學(xué). 2013(10)
[9]智能控制與人工神經(jīng)網(wǎng)絡(luò)[J]. 羅世凱,海濤.  中小企業(yè)管理與科技(上旬刊). 2010(01)
[10]一種求解多目標(biāo)最小生成樹(shù)問(wèn)題的有效離散粒子群優(yōu)化算法[J]. 郭文忠,陳國(guó)龍.  模式識(shí)別與人工智能. 2009(04)

碩士論文
[1]ASIC芯片的block-level的物理設(shè)計(jì)與研究[D]. 吳遠(yuǎn)民.貴州大學(xué) 2016
[2]28nm工藝下雙核Cortex-A9處理器芯片的物理設(shè)計(jì)[D]. 高明.東南大學(xué) 2016
[3]基于GF14nm工藝的H.264視頻解碼器綜合與物理實(shí)現(xiàn)[D]. 郝秀麗.哈爾濱理工大學(xué) 2016
[4]寬電壓SoC的自適應(yīng)電壓頻率調(diào)節(jié)系統(tǒng)設(shè)計(jì)[D]. 徐志鵬.東南大學(xué) 2015
[5]FPGA布局算法的研究與實(shí)現(xiàn)[D]. 李可.哈爾濱工業(yè)大學(xué) 2014
[6]SOI器件的輻照效應(yīng)及電路加固技術(shù)的研究[D]. 潘琦.西安電子科技大學(xué) 2014
[7]多端角下時(shí)鐘偏差一致性的分析與優(yōu)化[D]. 張仕紅.國(guó)防科學(xué)技術(shù)大學(xué) 2014
[8]納米級(jí)MOSFETs的3D TCAD建模與結(jié)構(gòu)研究[D]. 甘程.電子科技大學(xué) 2014
[9]基帶芯片的低功耗時(shí)鐘系統(tǒng)設(shè)計(jì)[D]. 李宏孝.西安電子科技大學(xué) 2014
[10]互連線RC端角的研究與定制[D]. 夏婷婷.國(guó)防科學(xué)技術(shù)大學(xué) 2013



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