如今社會(huì),信息的交互越來越頻繁。大數(shù)據(jù)量的交互使人們對高傳輸速率的追求越來越高。高速串行接口在傳輸速率方面的優(yōu)勢,使得它較并行接口得到了更廣泛的研究和應(yīng)用。本論文研究了高速串行接口發(fā)送器,主要工作如下：在系統(tǒng)結(jié)構(gòu)方面：通過對電流模發(fā)送器結(jié)構(gòu)特點(diǎn)的分析,針對高速串行接口發(fā)送器高信號(hào)完整性的應(yīng)用需求,設(shè)計(jì)了一款數(shù)據(jù)率為5Gb/s的大擺幅電流模發(fā)送器；根據(jù)電流模發(fā)送器對尾電流高精度的要求,設(shè)計(jì)了一款可以調(diào)節(jié)輸出電流的帶隙基準(zhǔn)源。在理論分析方面：通過分析輸出驅(qū)動(dòng)器的等效電路,發(fā)現(xiàn)了電流模輸出驅(qū)動(dòng)器的輸出幅度、去加重級(jí)數(shù)以及尾電流設(shè)置之間的關(guān)系,從而得到了輸出信號(hào)擺幅的普適公式。在電路設(shè)計(jì)方面：采用組合結(jié)構(gòu)的串化器來串化10位并行輸入數(shù)據(jù)；運(yùn)用反比例縮減技術(shù)來降低電流模發(fā)送器功耗,運(yùn)用偏置電流濾波技術(shù)提高抗共模噪聲能力；加入開關(guān)控制對帶隙基準(zhǔn)源的輸出電流進(jìn)行調(diào)節(jié),保證輸出電流滿足電流模發(fā)送器輸出驅(qū)動(dòng)器的需求；嘗試采用低壓供電來設(shè)計(jì)電流模輸出驅(qū)動(dòng)器,以降低電流模輸出驅(qū)動(dòng)器的整體功耗。最后,采用huali 40nm CMOS工藝對電流模發(fā)送器和帶隙基準(zhǔn)進(jìn)行了版圖設(shè)計(jì)和仿真驗(yàn)證,面積分別為153*23... 

【文章來源】：北京交通大學(xué)北京市 211工程院校 教育部直屬院校

【文章頁數(shù)】：77 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
致謝
摘要
ABSTRACT
序
1 引言
    1.1 課題實(shí)現(xiàn)的背景和意義
        1.1.1 背景
        1.1.2 意義
    1.2 國內(nèi)外研究現(xiàn)狀
        1.2.1 國外研究現(xiàn)狀
        1.2.2 國內(nèi)研究現(xiàn)狀
    1.3 本文主要工作
    1.4 論文的章節(jié)安排
2 高速串行接口數(shù)據(jù)傳輸系統(tǒng)概述
    2.1 RapidIO協(xié)議簡介
    2.2 高速串行接口通用架構(gòu)
        2.2.1 發(fā)送器的常用結(jié)構(gòu)
        2.2.2 電流模發(fā)送器
    2.3 高速串行接口電路性能評(píng)價(jià)指標(biāo)
        2.3.1 抖動(dòng)
        2.3.2 眼圖
        2.3.3 誤碼率
    2.4 高速串行接口電路中的傳輸信道
        2.4.1 頻率依賴性損耗
        2.4.2 反射
    2.5 信號(hào)完整性與解決方案
        2.5.1 阻抗匹配
        2.5.2 編碼技術(shù)
        2.5.3 信道補(bǔ)償技術(shù)
    2.6 本章小結(jié)
3 5Gb/s高速串行電流模發(fā)送器設(shè)計(jì)
    3.1 電流模發(fā)送器結(jié)構(gòu)
    3.2 預(yù)驅(qū)動(dòng)器設(shè)計(jì)
        3.2.1 串化器設(shè)計(jì)
        3.2.2 時(shí)鐘模塊設(shè)計(jì)
    3.3 電流模去加重輸出驅(qū)動(dòng)器設(shè)計(jì)
        3.3.1 去加重時(shí)的等效電路分析
        3.3.2 電流模輸出驅(qū)動(dòng)器設(shè)計(jì)
    3.4 帶隙基準(zhǔn)源設(shè)計(jì)
        3.4.1 帶隙電壓基準(zhǔn)電路工作原理
        3.4.2 帶隙電壓基準(zhǔn)電路性能評(píng)價(jià)
        3.4.3 傳統(tǒng)型帶隙電壓基準(zhǔn)電路
        3.4.4 電壓-電流轉(zhuǎn)換電路設(shè)計(jì)
        3.4.5 帶隙基準(zhǔn)源整體電路設(shè)計(jì)
    3.5 低壓供電電流模輸出驅(qū)動(dòng)器設(shè)計(jì)
    3.6 本章小結(jié)
4 版圖設(shè)計(jì)和后仿真結(jié)果
    4.1 版圖設(shè)計(jì)概述
        4.1.1 匹配設(shè)計(jì)
        4.1.2 寄生優(yōu)化設(shè)計(jì)
        4.1.3 抗干擾設(shè)計(jì)
        4.1.4 可靠性設(shè)計(jì)
        4.1.5 深亞微米版圖設(shè)計(jì)注意事項(xiàng)
    4.2 5Gb/s電流模發(fā)送器的版圖設(shè)計(jì)
    4.3 帶隙基準(zhǔn)源的版圖設(shè)計(jì)
    4.4 低壓供電輸出驅(qū)動(dòng)器的版圖設(shè)計(jì)
    4.5 后仿真驗(yàn)證
        4.5.1 5Gb/s電流模發(fā)送器的后仿真驗(yàn)證
        4.5.2 帶隙基準(zhǔn)源的后仿真驗(yàn)證
        4.5.3 低壓供電輸出驅(qū)動(dòng)器的后仿真驗(yàn)證
    4.6 本章小結(jié)
5 測試分析
    5.1 測試方案
    5.2 測試結(jié)果與性能分析對比
    5.3 本章小結(jié)
6 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
參考文獻(xiàn)
作者簡歷及攻讀碩士學(xué)位期間取得的研究成果
學(xué)位論文數(shù)據(jù)集


【參考文獻(xiàn)】：
期刊論文
[1]A 6.25 Gb/s equalizer in 0.18μm CMOS technology for high-speed SerDes[J]. 張明科,胡慶生.  Journal of Semiconductors. 2013(12)
[2]A 5 Gb/s transceiver in 0.13μm CMOS for PCIE2.0[J]. 羅鋼,高常平,曾獻(xiàn)君.  半導(dǎo)體學(xué)報(bào). 2011(08)
[3]A 2.5-Gb/s fully-integrated,low-power clock and recovery circuit in 0.18-μm CMOS[J]. 張長春,王志功,施思,郭宇峰.  半導(dǎo)體學(xué)報(bào). 2010(03)
[4]5-Gb/s 0.18-μm CMOS 2:1 multiplexer with integrated clock extraction[J]. 張長春,王志功,施思,苗澎,田玲.  半導(dǎo)體學(xué)報(bào). 2009(09)

博士論文
[1]高速SERDES接口芯片設(shè)計(jì)關(guān)鍵技術(shù)研究[D]. 韋雪明.電子科技大學(xué) 2012
[2]高速串行數(shù)據(jù)發(fā)送器的研究[D]. 葉菁華.復(fù)旦大學(xué) 2005

碩士論文
[1]基于0.13μmCMOS工藝的5Gbps CDR電路的設(shè)計(jì)與實(shí)現(xiàn)[D]. 馮穎劼.國防科學(xué)技術(shù)大學(xué) 2007
[2]高速串行接口電路的研究與設(shè)計(jì)[D]. 王建軍.國防科學(xué)技術(shù)大學(xué) 2006



本文編號(hào)：2932190