隨著現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array,FPGA)技術(shù)的不斷發(fā)展,FPGA以其研發(fā)周期短、研發(fā)成本低等優(yōu)勢(shì),正在多個(gè)應(yīng)用領(lǐng)域逐步替代ASIC產(chǎn)品。而隨著FPGA應(yīng)用技術(shù)的發(fā)展,FPGA設(shè)計(jì)需要更加精密與復(fù)雜的設(shè)計(jì)工具,這使得定位于FPGA設(shè)計(jì)上的EDA工具也有了更大的發(fā)展契機(jī)。EDA工具的發(fā)展在FPGA的發(fā)展中發(fā)揮了非常重要的作用,其布局布線模塊對(duì)FPGA的性能影響巨大,是EDA工具中的關(guān)鍵技術(shù)。FPGA配套軟件在國(guó)內(nèi)發(fā)展仍然較為緩慢,在自動(dòng)布線軟件算法研究上多停留在迷宮算法、最短路徑算法等,還沒有成熟的基于FPGA結(jié)構(gòu)的時(shí)序算法軟件。本課題研究的是面向FPGA基于時(shí)序的最短路徑布線算法研究,是在最短路徑迷宮算法基礎(chǔ)上加入了時(shí)序約束算法,使FPGA設(shè)計(jì)者可通過時(shí)序驅(qū)動(dòng)布線達(dá)到提高FPGA運(yùn)行速度等性能指標(biāo)的目的。本課題研究是在某單位研發(fā)的百萬(wàn)門級(jí)FPGA(以下簡(jiǎn)稱XX型FPGA)配套軟件系統(tǒng)(SunBird 2.0)框架下完成的。該軟件是根據(jù)FPGA芯片特點(diǎn),研究工藝映射、布局布線等關(guān)鍵算法,建立芯片結(jié)構(gòu)庫(kù)、碼點(diǎn)配置庫(kù),實(shí)現(xiàn)包括網(wǎng)表導(dǎo)入、工藝映... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：74 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

FPGA配套軟件系統(tǒng)總體架構(gòu)圖

圖 3.1 CLB 邏輯單元結(jié)構(gòu)示意圖因?yàn)?LUT 可以完成所有對(duì)應(yīng)輸入的任意函數(shù)并且輸出延時(shí)固定，為此帶來很多好處，如：映射簡(jiǎn)單、可配置成 SRAM、可軟件精確模擬延遲等。研究各種商用器件結(jié)構(gòu)可知一個(gè)較優(yōu)的可編程邏輯單元中包含以下邏輯部分：由一個(gè) 4 輸入查詢表完成組合邏輯部分，一個(gè)與 4 輸入 LUT 相結(jié)合的進(jìn)位邏輯以得到在算術(shù)邏輯方面的優(yōu)化，一個(gè)可以和 LUT 輸出結(jié)合的時(shí)序邏輯單元部分。XX 型號(hào) FPGA 采用 SLICE 邏輯單元是基于 LUT 查詢表結(jié)構(gòu)的。如圖所示是 XX 型號(hào) FPGA 的一個(gè) SLICE 單元由兩個(gè)相同的 LC(邏輯單元)以及兩者結(jié)合邏輯部分組成。與常見的基于四輸入查詢表結(jié)構(gòu)的 LC 主要的不同點(diǎn)是，XX 型號(hào) FPGA 的 LC 結(jié)構(gòu)是由多個(gè)數(shù)據(jù)選擇器、兩個(gè)具有相同輸入的 3 輸入 LUT、一個(gè)可編程控制時(shí)序邏輯單元、以及快速進(jìn)位鏈所構(gòu)成�？焖龠M(jìn)位單元在結(jié)合 1 個(gè) 3 輸入 LUT 可完成加、減和一位乘加邏輯算術(shù)功能；兩個(gè)獨(dú)立三輸入查詢表可產(chǎn)生兩個(gè)相同輸入的 3 輸入任意組合邏輯，在與數(shù)據(jù)選擇器配合則可完成最高 4 輸入任意組合邏輯;時(shí)序單元在對(duì)輸入端 E 或者組合邏輯輸出進(jìn)行鎖存功能的基礎(chǔ)上，時(shí)序單元還擁有掃描鏈邏輯功能，用以完成對(duì)芯片內(nèi)部 LC 邏輯部分的掃描測(cè)試。通過實(shí)驗(yàn),這種由兩個(gè)3輸入LUT和數(shù)據(jù)選擇器完成的一個(gè)4輸入LUT

圖 3.2 層次式可編程互連資源結(jié)構(gòu)示意圖具體而言，每個(gè) CLB 包含 2 個(gè) SLICE 單元（即 4 個(gè) LC 單元）和 1 個(gè)時(shí)序控SEQ 單元，之間由內(nèi)部緊湊互連進(jìn)行連接；每個(gè) CLB 包含 12 個(gè)輸入和 8 個(gè)輸出個(gè)輸出在 SLICE 上部，12 個(gè)輸入在 SLICE 下部，CLB 通過 GRM 同互連線資源連接。CLB 外部主要由三種分段式互連線資源，水平通道數(shù)與豎直通道數(shù)相同，均48，其中每個(gè)互連通道擁有 1 倍 CLB 線 24 條，6 倍 CLB 線 72 條，長(zhǎng)線 12 條；接盒 CB 中輸入信號(hào)的連通度為 2/3，輸出信號(hào)的連通度為 1；三種分段式互連線組成統(tǒng)一的開關(guān)盒 GRM[10-13]。水平與豎直 CLB 之間分別提供從左至右、從上至下的兩條快速輸入輸出的級(jí)邏輯，豎直 CLB 之間還提供自下而上的快速進(jìn)位鏈與移位鏈邏輯，芯片內(nèi)共有 4水平總線，均勻分布在水平通道中，即每行 CLB 各擁有上下兩條總線。I/O 互連提供內(nèi)部互連通道與 IOB 輸入輸出控制邏輯之間的連接以及 I/O 專


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