發(fā)布時間：2020-12-08 07:43

　　隨著現(xiàn)場可編程門陣列(Field Programmable Gate Array,FPGA)技術的不斷發(fā)展,FPGA以其研發(fā)周期短、研發(fā)成本低等優(yōu)勢,正在多個應用領域逐步替代ASIC產(chǎn)品。而隨著FPGA應用技術的發(fā)展,FPGA設計需要更加精密與復雜的設計工具,這使得定位于FPGA設計上的EDA工具也有了更大的發(fā)展契機。EDA工具的發(fā)展在FPGA的發(fā)展中發(fā)揮了非常重要的作用,其布局布線模塊對FPGA的性能影響巨大,是EDA工具中的關鍵技術。FPGA配套軟件在國內(nèi)發(fā)展仍然較為緩慢,在自動布線軟件算法研究上多停留在迷宮算法、最短路徑算法等,還沒有成熟的基于FPGA結(jié)構的時序算法軟件。本課題研究的是面向FPGA基于時序的最短路徑布線算法研究,是在最短路徑迷宮算法基礎上加入了時序約束算法,使FPGA設計者可通過時序驅(qū)動布線達到提高FPGA運行速度等性能指標的目的。本課題研究是在某單位研發(fā)的百萬門級FPGA(以下簡稱XX型FPGA)配套軟件系統(tǒng)(SunBird 2.0)框架下完成的。該軟件是根據(jù)FPGA芯片特點,研究工藝映射、布局布線等關鍵算法,建立芯片結(jié)構庫、碼點配置庫,實現(xiàn)包括網(wǎng)表導入、工藝映... 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：74 頁

【學位級別】：碩士

【部分圖文】：

FPGA配套軟件系統(tǒng)總體架構圖

圖 3.1 CLB 邏輯單元結(jié)構示意圖因為 LUT 可以完成所有對應輸入的任意函數(shù)并且輸出延時固定，為此帶來很多好處，如：映射簡單、可配置成 SRAM、可軟件精確模擬延遲等。研究各種商用器件結(jié)構可知一個較優(yōu)的可編程邏輯單元中包含以下邏輯部分：由一個 4 輸入查詢表完成組合邏輯部分，一個與 4 輸入 LUT 相結(jié)合的進位邏輯以得到在算術邏輯方面的優(yōu)化，一個可以和 LUT 輸出結(jié)合的時序邏輯單元部分。XX 型號 FPGA 采用 SLICE 邏輯單元是基于 LUT 查詢表結(jié)構的。如圖所示是 XX 型號 FPGA 的一個 SLICE 單元由兩個相同的 LC(邏輯單元)以及兩者結(jié)合邏輯部分組成。與常見的基于四輸入查詢表結(jié)構的 LC 主要的不同點是，XX 型號 FPGA 的 LC 結(jié)構是由多個數(shù)據(jù)選擇器、兩個具有相同輸入的 3 輸入 LUT、一個可編程控制時序邏輯單元、以及快速進位鏈所構成�？焖龠M位單元在結(jié)合 1 個 3 輸入 LUT 可完成加、減和一位乘加邏輯算術功能；兩個獨立三輸入查詢表可產(chǎn)生兩個相同輸入的 3 輸入任意組合邏輯，在與數(shù)據(jù)選擇器配合則可完成最高 4 輸入任意組合邏輯;時序單元在對輸入端 E 或者組合邏輯輸出進行鎖存功能的基礎上，時序單元還擁有掃描鏈邏輯功能，用以完成對芯片內(nèi)部 LC 邏輯部分的掃描測試。通過實驗,這種由兩個3輸入LUT和數(shù)據(jù)選擇器完成的一個4輸入LUT

圖 3.2 層次式可編程互連資源結(jié)構示意圖具體而言，每個 CLB 包含 2 個 SLICE 單元（即 4 個 LC 單元）和 1 個時序控SEQ 單元，之間由內(nèi)部緊湊互連進行連接；每個 CLB 包含 12 個輸入和 8 個輸出個輸出在 SLICE 上部，12 個輸入在 SLICE 下部，CLB 通過 GRM 同互連線資源連接。CLB 外部主要由三種分段式互連線資源，水平通道數(shù)與豎直通道數(shù)相同，均48，其中每個互連通道擁有 1 倍 CLB 線 24 條，6 倍 CLB 線 72 條，長線 12 條；接盒 CB 中輸入信號的連通度為 2/3，輸出信號的連通度為 1；三種分段式互連線組成統(tǒng)一的開關盒 GRM[10-13]。水平與豎直 CLB 之間分別提供從左至右、從上至下的兩條快速輸入輸出的級邏輯，豎直 CLB 之間還提供自下而上的快速進位鏈與移位鏈邏輯，芯片內(nèi)共有 4水平總線，均勻分布在水平通道中，即每行 CLB 各擁有上下兩條總線。I/O 互連提供內(nèi)部互連通道與 IOB 輸入輸出控制邏輯之間的連接以及 I/O 專


本文編號：2904730