發(fā)布時間：2020-12-06 18:18

　　基于TSMC 0.18μm CMOS工藝,采用兩級級聯(lián)的折疊內(nèi)插結(jié)構(gòu),設(shè)計了一種8位1GS/s折疊內(nèi)插A/D轉(zhuǎn)換器。在預(yù)放大器陣列輸出端引入失調(diào)平均網(wǎng)絡(luò),優(yōu)化了預(yù)放大器陣列的輸入對管尺寸,以補償邊界預(yù)放大器的增益衰減。在折疊電路中引入幅度補償電路,以增加較小的電路功耗為代價改善了電路的帶寬限制,提高了增益及輸出線性范圍。分析了內(nèi)插平均電阻網(wǎng)路中的高倍內(nèi)插誤差,通過優(yōu)化內(nèi)插電阻值,實現(xiàn)了內(nèi)插輸出失調(diào)的減小,保證了系統(tǒng)良好的精度特性。仿真結(jié)果表明,在采樣率為1GS/s、輸入正弦波頻率為465.82 MHz的條件下,該8位折疊內(nèi)插A/D轉(zhuǎn)換器的有效位數(shù)能夠達到7.31位,功耗為290mW。 

【文章來源】：微電子學(xué). 2017年03期 第304-308頁 北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

圖３預(yù)放大器的輸出波形圖預(yù)放大器陣列的輸出信號是通過后級的內(nèi)插電

鄧紅輝等：一種８位１ＧＳ／ｓ折疊內(nèi)插Ａ／Ｄ轉(zhuǎn)換器２０１７年失調(diào)的基礎(chǔ)上，以中間預(yù)放大器為基準，逐個遞增預(yù)放大器陣列的輸入對管尺寸，來補償邊界預(yù)放大器的增益衰減，從而減小了預(yù)放大器陣列的增益誤差，解決了后級增益誤差引起的過零點偏移問題。圖４預(yù)放大器增益隨Ｖｒｅｆ－Ｖｃｍ的變化曲線２．２折疊電路級聯(lián)折疊的使用緩解了折疊電路實現(xiàn)高速Ａ／Ｄ轉(zhuǎn)換器時的帶寬限制，同時，減小了多個差分對并聯(lián)帶來的失配誤差。折疊電路將多個過零點信息整合到同一條折疊曲線中，從而減小了整個電路的比較器數(shù)目。折疊電路的結(jié)構(gòu)如圖５所示，電路的折疊系數(shù)為３。三個并聯(lián)的差分對正負交叉連接到負載電阻輸出端。在折疊電路工作過程中，有且只有一對差分對工作在線性區(qū)，其余兩個差分對的輸入正好為最大值或最小值，兩者在輸出端互相抵消。（ａ）折疊電路（ｂ）幅度補償電路圖５折疊電路結(jié)構(gòu)框圖為了達到良好的電路性能，需要兩個相鄰過零點的間隔ΔＶｒｅｆ大于每個差分對的線性范圍ΔＶ。折疊電路過零點漂移曲線如圖６所示。圖６折疊電路過零點漂移曲線從圖６可知，若ΔＶ＞ΔＶｒｅｆ，即輸入線性范圍過大時，一個差分對處于線性區(qū)，其他并聯(lián)的差分對也處于線性范圍，這會影響處于線性區(qū)的差分對的過零點位置。所以，需要對前級放大器的輸出線性范圍和增益特性進行折中，使得相鄰過零點之間不相互影響。折疊電路的一個設(shè)計關(guān)鍵點是輸入為高頻時因帶寬限制引起的輸出信號擺幅的降低［２］。為了保證電路在高頻條件下的良好性能，對后級的比較器電路有更高

基礎(chǔ)上，以中間預(yù)放大器為基準，逐個遞增預(yù)放大器陣列的輸入對管尺寸，來補償邊界預(yù)放大器的增益衰減，從而減小了預(yù)放大器陣列的增益誤差，解決了后級增益誤差引起的過零點偏移問題。圖４預(yù)放大器增益隨Ｖｒｅｆ－Ｖｃｍ的變化曲線２．２折疊電路級聯(lián)折疊的使用緩解了折疊電路實現(xiàn)高速Ａ／Ｄ轉(zhuǎn)換器時的帶寬限制，同時，減小了多個差分對并聯(lián)帶來的失配誤差。折疊電路將多個過零點信息整合到同一條折疊曲線中，從而減小了整個電路的比較器數(shù)目。折疊電路的結(jié)構(gòu)如圖５所示，電路的折疊系數(shù)為３。三個并聯(lián)的差分對正負交叉連接到負載電阻輸出端。在折疊電路工作過程中，有且只有一對差分對工作在線性區(qū)，其余兩個差分對的輸入正好為最大值或最小值，兩者在輸出端互相抵消。（ａ）折疊電路（ｂ）幅度補償電路圖５折疊電路結(jié)構(gòu)框圖為了達到良好的電路性能，需要兩個相鄰過零點的間隔ΔＶｒｅｆ大于每個差分對的線性范圍ΔＶ。折疊電路過零點漂移曲線如圖６所示。圖６折疊電路過零點漂移曲線從圖６可知，若ΔＶ＞ΔＶｒｅｆ，即輸入線性范圍過大時，一個差分對處于線性區(qū)，其他并聯(lián)的差分對也處于線性范圍，這會影響處于線性區(qū)的差分對的過零點位置。所以，需要對前級放大器的輸出線性范圍和增益特性進行折中，使得相鄰過零點之間不相互影響。折疊電路的一個設(shè)計關(guān)鍵點是輸入為高頻時因帶寬限制引起的輸出信號擺幅的降低［２］。為了保證電路在高頻條件下的良好性能，對后級的比較器電路有更高的要求，因此增加了電路的設(shè)計復(fù)雜度，從而增加了整個系統(tǒng)的功耗。與第二級８個折疊器輸

【參考文獻】：
期刊論文
[1]12位800 MS/s ADC設(shè)計[J]. 張正平,徐驊,王永祿,馬莉,楊世福.  微電子學(xué). 2014(05)
[2]折疊內(nèi)插A/D轉(zhuǎn)換器中分布式T/H電路的建模分析[J]. 姚炳昆,林儷,李寧,葉凡,徐俊,任俊彥.  微電子學(xué). 2007(02)

碩士論文
[1]8位高速折疊內(nèi)插A/D轉(zhuǎn)換器的設(shè)計[D]. 易生濤.西安電子科技大學(xué) 2010



本文編號：2901824