隨著超大規(guī)模集成電路設(shè)計進(jìn)入深亞微米時代,一方面,人們由于芯片功能的極大提升而在日常的生活工作中獲益匪淺,另一方面,由于特征尺寸的不斷縮小,芯片的物理設(shè)計也變得越來越復(fù)雜,物理設(shè)計的耗時也越來越長。為了提高設(shè)計效率,芯片設(shè)計耗時不斷減少,但是芯片設(shè)計規(guī)模越來越大,越來越多的人開始關(guān)注于減少物理設(shè)計耗時。于是,急需提供一種能夠提高物理設(shè)計效率與競爭力的方法。本課題針對作者所在公司設(shè)計的一款具有信號收發(fā)功能的雙音多頻(DTMF,Dual Tone Multi Frequency)信號收發(fā)芯片的前端設(shè)計數(shù)據(jù),利用cadence公司的數(shù)字后端物理綜合工具innovus,研究基于接口邏輯模型的層次化物理設(shè)計方法,相對于傳統(tǒng)的展平式物理設(shè)計,可顯著減少設(shè)計耗時。首先,在分析DTMF芯片構(gòu)架及設(shè)計規(guī)格的基礎(chǔ)上,基于展平式物理設(shè)計,完成了該芯片物理實現(xiàn)及靜態(tài)時序分析。其次,采用設(shè)計規(guī)劃的方法在原有展平式物理設(shè)計中分離出results_conv和tdsp_core二模塊并分別進(jìn)行物理實現(xiàn),創(chuàng)建了這兩物理實現(xiàn)后模塊的接口邏輯模型,通過頂層調(diào)入該接口邏輯模型完成整體設(shè)計的物理實現(xiàn),最后將兩個模塊與頂層組裝,... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：87 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號對照表
縮略語對照表
第一章 概述
    1.1 選題背景及研究意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 論文主要工作和章節(jié)結(jié)構(gòu)
        1.3.1 論文主要工作
        1.3.2 論文章節(jié)結(jié)構(gòu)
第二章 物理設(shè)計的基本理論
    2.1 展平式物理設(shè)計方法
    2.2 層次化物理設(shè)計方法
    2.3 基于接口邏輯模型的層次化物理設(shè)計
    2.4 小結(jié)
第三章 雙音多頻信號收發(fā)芯片的展平式物理設(shè)計
    3.1 雙音多頻信號收發(fā)芯片構(gòu)架與設(shè)計要求
        3.1.1 DTMF芯片構(gòu)造
        3.1.2 DTMF芯片設(shè)計要求
    3.2 數(shù)據(jù)的準(zhǔn)備與驗證
        3.2.1 數(shù)據(jù)的準(zhǔn)備
        3.2.2 數(shù)據(jù)的驗證
    3.3 布局規(guī)劃
        3.3.1 布局規(guī)劃順序
        3.3.2 模塊約束類型
        3.3.3 電源規(guī)劃
        3.3.4 布局規(guī)劃結(jié)果
    3.4 實例化單元的放置
        3.4.1 障礙物
        3.4.2 井連接單元
        3.4.3 封頭單元
        3.4.4 襯墊
        3.4.5 標(biāo)準(zhǔn)單元
        3.4.6 填充單元
        3.4.7 掃描單元
    3.5 全局物理綜合流程及優(yōu)化方法
        3.5.1 全局優(yōu)化
        3.5.2 設(shè)計規(guī)則違例的修復(fù)
        3.5.3 時序優(yōu)化與面積優(yōu)化
        3.5.4 時序再優(yōu)化
        3.5.5 建立時間復(fù)原
        3.5.6 全局物理綜合結(jié)果
    3.6 時鐘樹綜合
        3.6.1 時鐘數(shù)綜合參數(shù)
        3.6.2 時鐘樹生成與spec文件創(chuàng)建
    3.7 布線
        3.7.1 全局布線
        3.7.2 詳細(xì)布線
    3.8 本章小結(jié)
第四章 雙音多頻信號收發(fā)芯片的基于接口邏輯模型的層次化物理設(shè)計
    4.1 芯片規(guī)劃
        4.1.1 插入貫穿
        4.1.2 分配引腳
        4.1.3 時序預(yù)算
    4.2 芯片物理實現(xiàn)
        4.2.1 接口邏輯模型原理
        4.2.2 塊級物理實現(xiàn)與創(chuàng)建接口邏輯模型
        4.2.3 頂層物理實現(xiàn)
    4.3 芯片組裝
    4.4 本章小結(jié)
第五章 設(shè)計驗證與結(jié)果分析
    5.1 時序驗證
        5.1.1 靜態(tài)時序分析
        5.1.2 時序分析結(jié)果
    5.2 物理驗證
        5.2.1 設(shè)計規(guī)則檢查
        5.2.2 電路規(guī)則檢查
    5.3 邏輯等效驗證
    5.4 結(jié)果分析
    5.5 接口邏輯模型方法應(yīng)用
    5.6 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
附錄
    附錄A:模塊分割的部分腳本
    附錄B:接口邏輯模型的部分腳本
    附錄C:芯片組裝的部分腳本
參考文獻(xiàn)
致謝
作者簡介
    1. 基本情況
    2. 教育背景
    3. 攻讀碩士學(xué)位期間的研究成果


【參考文獻(xiàn)】：
期刊論文
[1]我國集成電路產(chǎn)業(yè)的機遇與挑戰(zhàn)[J]. 賈傳炫.  集成電路應(yīng)用. 2017(02)
[2]基于LEON3開源軟核的衛(wèi)星導(dǎo)航接收機設(shè)計[J]. 魏東明,王峰,劉浩成,王家燃,曹鼎.  電訊技術(shù). 2016(06)
[3]考慮物理布局布線約束的快速時序收斂[J]. 劉毅.  中國集成電路. 2016(Z1)
[4]2015年中國集成電路設(shè)計業(yè)的發(fā)展情況[J]. 魏少軍.  集成電路應(yīng)用. 2016(01)
[5]基于接口邏輯模型的MCU物理設(shè)計優(yōu)化研究[J]. 王鵬,侯立剛,吳武臣,彭曉宏.  微型機與應(yīng)用. 2012(16)

碩士論文
[1]28nm工藝下雙核Cortex-A9處理器芯片的物理設(shè)計[D]. 高明.東南大學(xué) 2016
[2]層次化物理設(shè)計中時序預(yù)算及優(yōu)化方法[D]. 詹武.國防科學(xué)技術(shù)大學(xué) 2015



本文編號：2900317