隨著當今通信技術(shù)和片上系統(tǒng)（SoC）技術(shù)的發(fā)展,對ADC的要求也越來越高。一方面,這些應用不僅要求ADC具有較高的速度和精度,同時還得具有良好的靜態(tài)和動態(tài)性能。另一方面,為了降低成本,SoC應用對ADC小面積和低功耗的要求也越來越高。另外,SoC應用也要求其系統(tǒng)中各個模塊易于集成,便于IP化,這就要求其中的ADC需要采用與數(shù)字電路兼容的標準工藝實現(xiàn),同時具有較少的端口,通用性好。在各種ADC算法中,由于流水線ADC能實現(xiàn)精度、速度、功耗的良好折中,而CMOS工藝能提供性能優(yōu)越的開關(guān)器件,故開關(guān)電容電路被很好的應用在了流水線ADC中。通常分辨率10位以上的流水線ADC都需要借助校準保證精度。校準可以降低ADC中開關(guān)、運放、傳統(tǒng)流水線結(jié)構(gòu)等引入的非線性,但會占用一定的芯片面積和產(chǎn)生一定的功耗。為了減小面積和節(jié)約成本,并且使ADC的功能具有通用性,包含校準電路的ADC不適合于SoC應用。所以,研究無校準的低功耗流水線ADC的設(shè)計對于SoC的應用是很有必要的。論文的研究內(nèi)容主要包括ADC的高線性度和低功耗設(shè)計兩個方面,其次是針對本文ADC的重要單元模塊的設(shè)計實現(xiàn):1.在提高線性度方面,論述了A... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：151 頁

【學位級別】：博士

【部分圖文】：

并行ADC結(jié)構(gòu)

AR）ADC 的結(jié)構(gòu)如圖 2-2 所示，它由采樣保持電C）和控制邏輯組成[8,9]�？刂七壿嫲莆患拇嫫骼砣缦拢嚎刂七壿媽� DAC 輸入設(shè)置在中間電位 DAC 輸出一個中間的模擬電平，該電平與采樣的。根據(jù)比較器的輸出，DAC 輸出要么不變，要么置為 1（“X100”），DAC 輸出又相應的被更新，逐不變。該過程將反復進行直到 ADC 輸出達到需要點是結(jié)構(gòu)簡單，所占的芯片面積小。但是，在每個轉(zhuǎn)換速率較低。

Σ調(diào)制器結(jié)構(gòu)


本文編號：2898616