隨著21世紀集成電路制造產(chǎn)業(yè)取得巨大突破,三維集成技術(shù)成為引領(lǐng)行業(yè)延續(xù)摩爾定律的重要技術(shù)。相比傳統(tǒng)二維芯片,三維芯片擁有更高的集成度、更具多樣性的功能,芯片測試環(huán)節(jié)也將面臨巨大挑戰(zhàn)。優(yōu)化測試過程的核心問題是控制測試成本,本文針對三維片上系統(tǒng)(system on chip,SoC)綁定中測試階段提出了兩種優(yōu)化策略,主要工作如下:提出了一種在功耗及測試并行性約束下,三維片上系統(tǒng)綁定中測試階段并行測試的優(yōu)化策略,通過最大限度地利用測試訪問機制(test access mechanism,TAM)資源,大大減少了測試時間,降低了測試成本。在三維片上系統(tǒng)的測試過程中系統(tǒng)TAM資源十分有限,通過設(shè)計相應(yīng)的測試外殼(test wrapper)結(jié)構(gòu),對系統(tǒng)當前狀態(tài)下空閑的TAM資源與待測芯核內(nèi)部掃描鏈進行重新分配,使待調(diào)度的芯核提前進入測試階段,減少了并行測試過程中的空閑時間塊,在該結(jié)構(gòu)基礎(chǔ)上調(diào)整各芯核調(diào)度順序,使測試過程滿足各項約束條件。在ITC’02電路上的實驗結(jié)果表明,在同樣的功耗約束及測試并行性約束條件下,該方法與現(xiàn)有方法相比更有效地降低了測試時間。提出了一種協(xié)同考慮芯核分層布圖策略以及TSV綁定成本的三維片上系統(tǒng)測試成本模型,在合理分布芯核的基礎(chǔ)上,對TSV的布局進行優(yōu)化,使測試總成本大大降低。在三維片上系統(tǒng)掃描鏈設(shè)計階段,根據(jù)各個芯核內(nèi)部掃描鏈長短,采用模擬退火算法將芯核合理分配至各層晶片,保證每層電路掃描鏈長度相近,而不同的芯核布圖方式將影響TSV數(shù)量及布局,本文利用最短路徑算法求出TSV的最優(yōu)布圖,在提出的新的測試成本模型下,協(xié)同考慮測試時間及TSV綁定成本等因素,從而降低三維片上系統(tǒng)測試總成本。在ITC’02電路上的實驗結(jié)果表明,相比傳統(tǒng)的芯核分層布圖方法,本文測試模型考量因素更全面,測試總成本有顯著降低。
【學(xué)位單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TN47
【部分圖文】：

在制備好的晶圓上[30]，經(jīng)過電路制造加工后晶圓上將形成晶粒，探測人員利用探針接觸晶粒以判定其的電氣特性是否達標，并舍棄未達標的晶粒，最后對芯片進行外殼封裝，并做最后的功能測試。與二維集成制造工藝所不同的是，三維集成工藝的垂直堆疊結(jié)構(gòu)使電路更加復(fù)雜，因此制造工序更為繁重，其中最關(guān)鍵的技術(shù)分別為 TSV 制造技術(shù)[31]、晶圓減薄技術(shù)[32]以及多晶片對準及鍵合技術(shù)[33]，具體工藝細節(jié)介紹如下：（1）TSV 制造技術(shù)：TSV 的制造工藝技術(shù)復(fù)雜，一系列工藝步驟包括 a）制作深寬比高的深孔。b）沉積介質(zhì)層、擴散阻擋層以及 Cu 種子層。c）使用金屬物質(zhì)對深孔進行填充。d）利用化學(xué)機械研磨（chemical mechanical polish，CMP）對圓片進行減薄。e）處理后的晶圓實現(xiàn)對準鍵合，圖 2.1 展示了 TSV 制造工藝的一般流程[9]。根據(jù) TSV 制造時機可以分成先通孔（Via First）、中間通孔（Via Middle）、后通孔（Via Last）三種方式[34]，先通孔表示 TSV 制造作為電路制造的前道工序（Front End of Line，F(xiàn)EOL），即先進行 TSV 制備，再進行電子元器件印刷及互連，中間通孔表示優(yōu)先制造片上晶體管，再進行 TSV 制備，最后完成后道工序（BackEnd of Line，BEOL），后通孔表示所有前端工藝完成后，最后制造 TSV。

合肥工業(yè)大學(xué)碩士學(xué)位論文合鍵合，各方法適用于不同的鍵合壓力、溫度以及各項電學(xué)參數(shù)，合方法也可以節(jié)省成本。4）TSV 數(shù)量。由于 TSV 制造工藝復(fù)雜，導(dǎo)致平均制造成本較高，且每相當于數(shù)百個邏輯門，造成電路面積開銷增加，因此合理限制 TSV芯片成本。5）電路線長。芯片電路線長越大，量產(chǎn)制造成本越高，芯片中電路影響數(shù)據(jù)的傳輸時延，對于測試環(huán)節(jié)而言，測試時間是決定測試成，因此電路布線長度是影響成本的重要因素。6）TSV 良率。多層堆疊三維芯片的 TSV 成品率是各層 TSV 成品率的 展示了 TSV 良率與成本的關(guān)系[43]，數(shù)據(jù)顯示隨著 TSV 良率線性降低指數(shù)型增長。
【參考文獻】

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本文編號：2891466