發(fā)布時(shí)間：2020-11-20 13:11

　　 隨著21世紀(jì)集成電路制造產(chǎn)業(yè)取得巨大突破,三維集成技術(shù)成為引領(lǐng)行業(yè)延續(xù)摩爾定律的重要技術(shù)。相比傳統(tǒng)二維芯片,三維芯片擁有更高的集成度、更具多樣性的功能,芯片測(cè)試環(huán)節(jié)也將面臨巨大挑戰(zhàn)。優(yōu)化測(cè)試過(guò)程的核心問(wèn)題是控制測(cè)試成本,本文針對(duì)三維片上系統(tǒng)(system on chip,SoC)綁定中測(cè)試階段提出了兩種優(yōu)化策略,主要工作如下:提出了一種在功耗及測(cè)試并行性約束下,三維片上系統(tǒng)綁定中測(cè)試階段并行測(cè)試的優(yōu)化策略,通過(guò)最大限度地利用測(cè)試訪問(wèn)機(jī)制(test access mechanism,TAM)資源,大大減少了測(cè)試時(shí)間,降低了測(cè)試成本。在三維片上系統(tǒng)的測(cè)試過(guò)程中系統(tǒng)TAM資源十分有限,通過(guò)設(shè)計(jì)相應(yīng)的測(cè)試外殼(test wrapper)結(jié)構(gòu),對(duì)系統(tǒng)當(dāng)前狀態(tài)下空閑的TAM資源與待測(cè)芯核內(nèi)部掃描鏈進(jìn)行重新分配,使待調(diào)度的芯核提前進(jìn)入測(cè)試階段,減少了并行測(cè)試過(guò)程中的空閑時(shí)間塊,在該結(jié)構(gòu)基礎(chǔ)上調(diào)整各芯核調(diào)度順序,使測(cè)試過(guò)程滿足各項(xiàng)約束條件。在ITC’02電路上的實(shí)驗(yàn)結(jié)果表明,在同樣的功耗約束及測(cè)試并行性約束條件下,該方法與現(xiàn)有方法相比更有效地降低了測(cè)試時(shí)間。提出了一種協(xié)同考慮芯核分層布圖策略以及TSV綁定成本的三維片上系統(tǒng)測(cè)試成本模型,在合理分布芯核的基礎(chǔ)上,對(duì)TSV的布局進(jìn)行優(yōu)化,使測(cè)試總成本大大降低。在三維片上系統(tǒng)掃描鏈設(shè)計(jì)階段,根據(jù)各個(gè)芯核內(nèi)部掃描鏈長(zhǎng)短,采用模擬退火算法將芯核合理分配至各層晶片,保證每層電路掃描鏈長(zhǎng)度相近,而不同的芯核布圖方式將影響TSV數(shù)量及布局,本文利用最短路徑算法求出TSV的最優(yōu)布圖,在提出的新的測(cè)試成本模型下,協(xié)同考慮測(cè)試時(shí)間及TSV綁定成本等因素,從而降低三維片上系統(tǒng)測(cè)試總成本。在ITC’02電路上的實(shí)驗(yàn)結(jié)果表明,相比傳統(tǒng)的芯核分層布圖方法,本文測(cè)試模型考量因素更全面,測(cè)試總成本有顯著降低。
【學(xué)位單位】：合肥工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TN47
【部分圖文】：

在制備好的晶圓上[30]，經(jīng)過(guò)電路制造加工后晶圓上將形成晶粒，探測(cè)人員利用探針接觸晶粒以判定其的電氣特性是否達(dá)標(biāo)，并舍棄未達(dá)標(biāo)的晶粒，最后對(duì)芯片進(jìn)行外殼封裝，并做最后的功能測(cè)試。與二維集成制造工藝所不同的是，三維集成工藝的垂直堆疊結(jié)構(gòu)使電路更加復(fù)雜，因此制造工序更為繁重，其中最關(guān)鍵的技術(shù)分別為 TSV 制造技術(shù)[31]、晶圓減薄技術(shù)[32]以及多晶片對(duì)準(zhǔn)及鍵合技術(shù)[33]，具體工藝細(xì)節(jié)介紹如下：（1）TSV 制造技術(shù)：TSV 的制造工藝技術(shù)復(fù)雜，一系列工藝步驟包括 a）制作深寬比高的深孔。b）沉積介質(zhì)層、擴(kuò)散阻擋層以及 Cu 種子層。c）使用金屬物質(zhì)對(duì)深孔進(jìn)行填充。d）利用化學(xué)機(jī)械研磨（chemical mechanical polish，CMP）對(duì)圓片進(jìn)行減薄。e）處理后的晶圓實(shí)現(xiàn)對(duì)準(zhǔn)鍵合，圖 2.1 展示了 TSV 制造工藝的一般流程[9]。根據(jù) TSV 制造時(shí)機(jī)可以分成先通孔（Via First）、中間通孔（Via Middle）、后通孔（Via Last）三種方式[34]，先通孔表示 TSV 制造作為電路制造的前道工序（Front End of Line，F(xiàn)EOL），即先進(jìn)行 TSV 制備，再進(jìn)行電子元器件印刷及互連，中間通孔表示優(yōu)先制造片上晶體管，再進(jìn)行 TSV 制備，最后完成后道工序（BackEnd of Line，BEOL），后通孔表示所有前端工藝完成后，最后制造 TSV。

合肥工業(yè)大學(xué)碩士學(xué)位論文合鍵合，各方法適用于不同的鍵合壓力、溫度以及各項(xiàng)電學(xué)參數(shù)，合方法也可以節(jié)省成本。4）TSV 數(shù)量。由于 TSV 制造工藝復(fù)雜，導(dǎo)致平均制造成本較高，且每相當(dāng)于數(shù)百個(gè)邏輯門(mén)，造成電路面積開(kāi)銷增加，因此合理限制 TSV芯片成本。5）電路線長(zhǎng)。芯片電路線長(zhǎng)越大，量產(chǎn)制造成本越高，芯片中電路影響數(shù)據(jù)的傳輸時(shí)延，對(duì)于測(cè)試環(huán)節(jié)而言，測(cè)試時(shí)間是決定測(cè)試成，因此電路布線長(zhǎng)度是影響成本的重要因素。6）TSV 良率。多層堆疊三維芯片的 TSV 成品率是各層 TSV 成品率的 展示了 TSV 良率與成本的關(guān)系[43]，數(shù)據(jù)顯示隨著 TSV 良率線性降低指數(shù)型增長(zhǎng)。
【參考文獻(xiàn)】

相關(guān)期刊論文 前10條

1 賈國(guó)慶;林倩;陳善繼;;3D IC-TSV技術(shù)與可靠性研究[J];電子技術(shù)應(yīng)用;2015年08期

2 陳鑫;王國(guó)興;;3D芯片設(shè)計(jì)與量產(chǎn)測(cè)試方法分析[J];集成電路應(yīng)用;2015年07期

3 常郝;梁華國(guó);蔣翠云;歐陽(yáng)一鳴;徐輝;;一種3D堆疊集成電路中間綁定測(cè)試時(shí)間優(yōu)化方案[J];電子學(xué)報(bào);2015年02期

4 燕英強(qiáng);吉勇;明雪飛;;3D-TSV封裝技術(shù)[J];電子與封裝;2014年07期

5 朱愛(ài)軍;李智;許川佩;;三維IP核測(cè)試封裝掃描鏈多目標(biāo)優(yōu)化設(shè)計(jì)[J];電子測(cè)量與儀器學(xué)報(bào);2014年04期

6 鄧小軍;曹正州;;應(yīng)用于三維封裝中的硅通孔技術(shù)[J];電子與封裝;2012年09期

7 王偉;唐勇;方芳;陳田;劉軍;常郝;;信號(hào)反彈作用下的3D-SIC過(guò)硅通孔測(cè)試結(jié)構(gòu)[J];電子測(cè)量與儀器學(xué)報(bào);2012年09期

8 王偉;李欣;陳田;劉軍;方芳;吳璽;;基于掃描鏈平衡的3D SoC測(cè)試優(yōu)化方法[J];電子測(cè)量與儀器學(xué)報(bào);2012年07期

9 王偉;高晶晶;方芳;陳田;蘭方勇;李楊;;一種針對(duì)3D芯片的BIST設(shè)計(jì)方法[J];電子測(cè)量與儀器學(xué)報(bào);2012年03期

10 鄧立寶;俞洋;彭喜元;;一種靈活TAM總線分配的SoC測(cè)試調(diào)度方法[J];儀器儀表學(xué)報(bào);2011年06期

相關(guān)博士學(xué)位論文 前2條

1 李嬌;層次化SOC可測(cè)性架構(gòu)及測(cè)試調(diào)度優(yōu)化策略研究[D];上海大學(xué);2014年

2 李杰;低功耗內(nèi)建自測(cè)試（BIST）設(shè)計(jì)技術(shù)的研究[D];東南大學(xué);2004年

相關(guān)碩士學(xué)位論文 前3條

1 朱俠;“綁定中測(cè)試”影響下的3D芯片掃描鏈優(yōu)化設(shè)計(jì)[D];合肥工業(yè)大學(xué);2017年

2 白澍;3D集成電路TSV自動(dòng)布局研究[D];北京工業(yè)大學(xué);2014年

3 馮秋峰;基于全球視角下中國(guó)半導(dǎo)體產(chǎn)業(yè)發(fā)展戰(zhàn)略研究[D];上海交通大學(xué);2013年

本文編號(hào)：2891466