隨著集成電路的工藝水平進入納米級時代,負偏置溫度不穩(wěn)定(Negative Bias Temperature Instability,NBTI)效應引起的老化效應已經成為影響電路可靠性與使用壽命的關鍵因素。NBTI效應會增加PMOS管的老化時延,最終影響電路正常的邏輯輸出。因此,有關抗NBTI老化技術的研究已經成為集成電路可靠性設計的重要內容。并且,亞閾值漏電流的急劇增大引起電路泄漏功耗(Leakage Power)的增加,會降低電路的使用壽命。由于閾值電壓對NBTI效應的影響和對泄漏功耗的影響不同,研究協同緩解NBTI效應和電路泄漏功耗的方法顯得尤為重要。傳統(tǒng)的多閾值電壓方法緩解電路NBTI效應時,只考慮了電路中的一條關鍵路徑,忽略了電路中其它可能超過規(guī)定時序約束的路徑集合,因此降低了電路的抗老化效果。本文提出一種考慮功耗約束的多閾值電壓方法緩解電路老化的方案,根據預設的時序余量,找到電路中所有可能出現時序違規(guī)的路徑集合,并重新定義關鍵門的權值計算公式,將電路關鍵路徑上標準閾值電壓類型的邏輯門替換成低閾值電壓類型,最終得到電路中所有邏輯門的閾值電壓類型。ISCAS85電路的仿真結果表明:在一定的功耗約束下,本文方案的老化時延改善率最高可達12.97%,優(yōu)于傳統(tǒng)的多閾值電壓方案,并且電路的規(guī)模越大,本文方案的抗老化效果越好。本文考慮功耗約束的多閾值電壓方法在減緩電路NBTI效應時,給電路帶來了一定的功耗開銷。因此,本文提出一種協同緩解NBTI效應與降低電路泄漏功耗的方案:在考慮功耗約束的多閾值電壓方案基礎上加以操作,找到電路中的非關鍵門集合,并定義了非關鍵門的權值計算公式,將非關鍵門替換成高閾值電壓類型。和考慮功耗約束的多閾值電壓方案相比,本文方案在保證電路抗老化性能不變的條件下,泄漏功耗開銷平均減少了28.50%,有效地降低了電路的泄漏功耗,提高了電路的可靠性。
【學位單位】：合肥工業(yè)大學
【學位級別】：碩士
【學位年份】：2018
【中圖分類】：TN401
【部分圖文】：

第一章 緒 論課題研究背景集成電路產業(yè)的飛速發(fā)展和技術的不斷革新對當今社會發(fā)展和人類生產著深遠的影響。早在上世紀 50 年代，集成電路的概念首先被英國科學家：為了縮小電子線路的面積，可以把原本分散在電子線路中的元器件集一塊半導體晶片上，這一小塊晶片就組成了一個完整的電路，仙童公司產了最早一批集成電路邏輯門產品。到了 1962 年，第一個真正意義的列 TTL 問世，它也為第一場集成電路革命打下了堅實的基礎[1]。隨后，產業(yè)得到空前的發(fā)展，工藝水平的不斷進步使得電路集成度越來越高，模和性能都產生了質的飛越，同時，隨著工藝的進步，制造成本也不斷降電路制造的產品在我們的生活中隨處可見。Intel 公司合伙人 Gordon Mo965 年就預見了集成電路的發(fā)展規(guī)律，即摩爾定律：單個集成電路上能夠件數量每隔 18 個月就會增長一倍左右。

合肥工業(yè)大學學術碩士研究生學位論文并且臺積電的 7nm 工藝也在試產之中。集成電路產業(yè)的飛征尺寸的持續(xù)縮減，先進的工藝水平使得在相同大小的處更多，因此處理器的性能也越強。圖 1.2 是 Intel 公司近十變化趨勢圖，從 2008 年開始，Intel 公司的制造工藝已經可以不斷推移，晶體管的工藝尺寸可以得到進一步的縮小，到 2工藝可以達到 10nm 左右。從圖中可以看出，近些年來，晶度變得緩慢，這是由于 CMOS 工藝物理極限的逼近，產生，從而給電路的可靠性帶來了嚴峻的挑戰(zhàn)，影響到工藝尺

第一章 緒 論作。當電路的工作時間持續(xù)累加，老化效應加劇，電路最的老化效應是由各種物理效應相互疊加造成的，它會增加出現超過規(guī)定時序約束的情況，使電路產生錯誤的邏輯輸寸的不斷減少，電路的可靠性浴盆曲線將整體上移，這標路失效率都會提高。因此，隨著晶體管制程的不斷縮減，得越來越嚴重，針對集成電路進行可靠性研究并緩解電路意義。
【參考文獻】

相關期刊論文 前2條

1 梁華國;陶志勇;李揚;;一種緩解NBTI效應引起電路老化的門替換方法[J];電子測量與儀器學報;2013年11期

2 陳志強;吳曉波;嚴曉浪;;CMOS電路泄漏功耗估算與降低方法研究[J];浙江大學學報(工學版);2006年05期

相關碩士學位論文 前1條

1 史冬霞;數字集成電路老化預測及單粒子效應研究[D];合肥工業(yè)大學;2013年

本文編號：2844301