隨著數(shù)字信號處理技術(shù)的應(yīng)用與發(fā)展,系統(tǒng)中數(shù)據(jù)量的處理變的越來越大,同時對處理速度也有了更高的要求。為了減少處理過程中的存儲與運算量,在一個系統(tǒng)中通常需要對采樣率進行轉(zhuǎn)換,將單速率系統(tǒng)轉(zhuǎn)化為多速率系統(tǒng)。近年來,在集成電路飛速發(fā)展的情況下,信號的采樣率不斷提高,因此,多速率信號處理得到了廣泛的應(yīng)用。多速率濾波器具有降低傳輸速率、降低計算復雜度、減少存儲量等優(yōu)點。本文主要對多速率濾波器中的積分級聯(lián)梳狀(CIC)濾波器進行研究與實現(xiàn)。5級級聯(lián)的結(jié)構(gòu)能夠滿足阻帶衰減大于60 d B的要求,同時該結(jié)構(gòu)引入Noble恒等式,能夠有效降低運算量,節(jié)約硬件資源。CIC濾波器的實現(xiàn)主要包括三個方面:抽取、插值與低通濾波。首先,對多速率信號處理的理論基礎(chǔ)與CIC濾波器的結(jié)構(gòu)與性能進行了分析,從而確定了本設(shè)計中CIC濾波器的實現(xiàn)結(jié)構(gòu);然后,用Matlab對CIC抽取和插值濾波器進行了設(shè)計與分析,并對其進行了仿真;最后,給出了CIC抽取與插值濾波器的FPGA實現(xiàn)方案,用Modelsim對FPGA的設(shè)計進行仿真實驗,通過在Matlab環(huán)境下對Modelsim仿真結(jié)果進行分析,并將Modelsim仿真結(jié)果與Matlab仿真結(jié)果進行對比,驗證設(shè)計的正確性。實驗的仿真結(jié)果表明,本設(shè)計的CIC抽取與插值濾波器,能夠滿足對原信號進行5倍抽取與5倍插值,有效實現(xiàn)采樣率降低為1/5倍與升高5倍的設(shè)計要求。
【學位單位】：哈爾濱理工大學
【學位級別】：碩士
【學位年份】：2018
【中圖分類】：TN713;TN791
【部分圖文】：

Fig.2.2 The signal change diagram of the decime，輸入輸出信號序列關(guān)系為：xd(Td)=x(DT樣周期，T 表示原始輸入信號序列的采樣由此可以得出，采樣周期為 T 的原始輸入為采樣周期為 Td的輸出信號，采樣頻率降入輸出信號關(guān)系可知相應(yīng)的傅里葉頻譜關(guān)n rjnnxDnexnnrωδ∞= ∞∞= ∞ ∞= ∞)= ()= [ ()( nDjn rxnnrDeωδ ∞= ∞∞= ∞= ( )[ ( )]數(shù)為 D 的脈沖序列，它的傅里葉變換如式 =∞= ∞ =1021()DknDkjreDnrDπδ ∞==1221(1()1)DDknjDkjDXexneωπωπ

7取前后信號頻譜（12ω = 2ω）um before and after decimation（12ω = 2ω）前后的采樣頻率關(guān)系為：12ω = Dω歸一化角頻率為橫坐標時，抽取信后的頻譜變化可以發(fā)現(xiàn)，抽取后的π|()|jωXe2π 抽取前信號的頻譜al spectrum before decimation

l spectrum after decimation 抽取前后信號頻譜ectrum before and after decimation的頻譜經(jīng)過 D 倍拓寬且平移 D 個種拓寬與疊加可能會導致的問題，假設(shè)原序列的采樣頻率為 Fs，，原始信號才能被無失真地恢復的抽取后的序列采樣頻率為 Fs/2D(n)中恢復 x(n)頻率小于 Fs/2D 的譜混疊。如圖 2-5 所示。ω1|()|jωXe2ω2取前信號的頻譜

【參考文獻】

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本文編號：2825221