射頻LDMOS器件UIS應(yīng)力可靠性研究
發(fā)布時間:2020-09-04 10:33
射頻橫向雙擴散金屬氧化物半導(dǎo)體器件(RF-LDMOS)具有線性度好、增益高、耐壓高及寬帶匹配性能好等優(yōu)點,被廣泛應(yīng)用于移動通訊基站的功率放大器等方面。在RF-LDMOS的系統(tǒng)應(yīng)用中,非鉗位感性負載下的開關(guān)過程(Unclamped Inductive Switching,UIS)已成為其經(jīng)常承受到的極端電應(yīng)力情況,長期UIS應(yīng)力會使RF-LDMOS各項電學參數(shù)產(chǎn)生退化,使其面臨嚴重的可靠性問題。因此,迫切需要對射頻LDMOS器件UIS應(yīng)力下的退化機理展開深入研究。本文基于射頻LDMOS器件UIS退化測試平臺及計算機輔助仿真平臺,并借助直流電流電壓法(Direct Current Current-Voltage,DCIV),研究了射頻LDMOS器件在UIS應(yīng)力下的退化機理。研究結(jié)果表明,在重復(fù)UIS應(yīng)力作用下,熱空穴注入漏極一側(cè)柵場板末端下方氧化層并產(chǎn)生大量界面態(tài)。產(chǎn)生的界面態(tài)通過散射作用擾亂漂移區(qū)內(nèi)載流子的傳輸,降低了可動載流子的遷移率,使得電導(dǎo)率降低,進而導(dǎo)致器件導(dǎo)通電阻增加、跨導(dǎo)減小;注入的熱空穴在氧化層下方感應(yīng)出電子鏡像層,增大了漂移區(qū)的有效電子數(shù)目,減小了空間勢壘區(qū)的寬度,使得柵漏電容升高。二者的共同作用使得器件功率增益下降。此外,本文進一步研究了不同結(jié)構(gòu)和工藝參數(shù)對器件UIS應(yīng)力可靠性的影響,并借助計算機輔助仿真手段,分別提出具有雙LDD(Lightly Doped Drain)結(jié)構(gòu)、Pdown結(jié)構(gòu)以及溝道P-阱結(jié)構(gòu)的高UIS應(yīng)力可靠性射頻LDMOS器件。其中,帶有雙LDD結(jié)構(gòu)的射頻LDMOS器件可靠性最佳,與原結(jié)構(gòu)相比,可將UIS應(yīng)力下的峰值電流降低32%,雪崩擊穿時間減少16%,有效抑制了熱載流子注入,進而提高了射頻LDMOS器件在UIS應(yīng)力下的可靠性。
【學位單位】:東南大學
【學位級別】:碩士
【學位年份】:2018
【中圖分類】:TN386
【部分圖文】:
圖 2-19 帶有法拉第屏蔽層的射頻 LDMOS 器件結(jié)構(gòu)0 5 10 15 20 25 300.03.0x10-176.0x10-179.0x10-171.2x10-16gdC(/F m)Vd(V)RF-LDMOS with Faraday ShieldRF-LDMOS without Faraday Shield圖 2-20 法拉第屏蔽層對器件柵漏電容的影響拉第電荷屏蔽層的射頻 LDMOS 器件與不帶法拉第電荷屏蔽層的 2-20 是二者柵漏電容的比較。由上圖可以看出,相比于不帶法,帶有法拉第電荷屏蔽層的射頻 LDMOS 器件的柵漏電容更小電容。下面將進一步分析造成這種現(xiàn)象的原因。ElectrostaticSourceDrainGateSourceGateDrainFaradayShield
圖 2-26 采用 STI 的 NLDMOS 器件 DCIV 曲線試中,設(shè)置源/漏與襯底間 PN 結(jié)正向偏置 0.5V,掃描柵極試此過程中襯底電流(Isub)的變化。圖 2-26 為由上述器件測Read Hall)表面復(fù)合理論可知,在柵壓使得電子和空穴表面面處載流子復(fù)合所產(chǎn)生的襯底電流會出現(xiàn)峰值。DCIV 曲線,并且正比于以 e 為底的偏置電壓的冪函數(shù)[43],其表達式為: = ( ) 子電荷,ni是本征載流子密度,σ 是電子與空穴俘獲截面的積,Vd源/漏與襯底間 PN 結(jié)正向偏置電壓,KB是玻爾茲曼
第三章 射頻 LDMOS 器件 UIS 應(yīng)力退化機理研究高限度為半導(dǎo)體本征載流子濃度與摻雜濃度達到相同時的溫度。雪崩狀態(tài)下功率器件發(fā)征載流子濃度升高,當電感上存儲的能量耗散到器件中,導(dǎo)致本征載流子濃度超過摻雜件發(fā)生電熱失效。在對器件施加 UIS 應(yīng)力過程中,通過激光測溫儀實時監(jiān)測器件溫度,度維持在室溫,并未有顯著發(fā)熱現(xiàn)象,因此射頻 LDMOS 器件失效不屬于第一種失效。Source GateDrainSource GateDrain
【學位單位】:東南大學
【學位級別】:碩士
【學位年份】:2018
【中圖分類】:TN386
【部分圖文】:
圖 2-19 帶有法拉第屏蔽層的射頻 LDMOS 器件結(jié)構(gòu)0 5 10 15 20 25 300.03.0x10-176.0x10-179.0x10-171.2x10-16gdC(/F m)Vd(V)RF-LDMOS with Faraday ShieldRF-LDMOS without Faraday Shield圖 2-20 法拉第屏蔽層對器件柵漏電容的影響拉第電荷屏蔽層的射頻 LDMOS 器件與不帶法拉第電荷屏蔽層的 2-20 是二者柵漏電容的比較。由上圖可以看出,相比于不帶法,帶有法拉第電荷屏蔽層的射頻 LDMOS 器件的柵漏電容更小電容。下面將進一步分析造成這種現(xiàn)象的原因。ElectrostaticSourceDrainGateSourceGateDrainFaradayShield
圖 2-26 采用 STI 的 NLDMOS 器件 DCIV 曲線試中,設(shè)置源/漏與襯底間 PN 結(jié)正向偏置 0.5V,掃描柵極試此過程中襯底電流(Isub)的變化。圖 2-26 為由上述器件測Read Hall)表面復(fù)合理論可知,在柵壓使得電子和空穴表面面處載流子復(fù)合所產(chǎn)生的襯底電流會出現(xiàn)峰值。DCIV 曲線,并且正比于以 e 為底的偏置電壓的冪函數(shù)[43],其表達式為: = ( ) 子電荷,ni是本征載流子密度,σ 是電子與空穴俘獲截面的積,Vd源/漏與襯底間 PN 結(jié)正向偏置電壓,KB是玻爾茲曼
第三章 射頻 LDMOS 器件 UIS 應(yīng)力退化機理研究高限度為半導(dǎo)體本征載流子濃度與摻雜濃度達到相同時的溫度。雪崩狀態(tài)下功率器件發(fā)征載流子濃度升高,當電感上存儲的能量耗散到器件中,導(dǎo)致本征載流子濃度超過摻雜件發(fā)生電熱失效。在對器件施加 UIS 應(yīng)力過程中,通過激光測溫儀實時監(jiān)測器件溫度,度維持在室溫,并未有顯著發(fā)熱現(xiàn)象,因此射頻 LDMOS 器件失效不屬于第一種失效。Source GateDrainSource GateDrain
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3 陳震,向采蘭,張文俊;半導(dǎo)體器件模擬線性方程組求解算法研究[J];計算機應(yīng)用與軟件;2003年02期
4 王明網(wǎng),魏同立,李W,肖志
本文編號:2812220
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