DSP可以靈活的實現(xiàn)編碼器,且X-DSP芯片主頻高、并行處理能力強,適用于視頻圖像的處理,是實現(xiàn)H.264編碼器的理想平臺。但基于X-DSP的純軟件無法滿足視頻編碼高清實時的要求,因此設計基于X-DSP的專用視頻編碼加速模塊,利用ASIC技術實現(xiàn)部分復雜核心的編碼算法,利用DSP實現(xiàn)部分算法,兼顧編碼器的靈活與性能。本文中利用DSP芯片特點,以實際通信系統(tǒng)的應用需求為背景,在深入研究H.264編碼器算法的基礎上,重點對編碼算法中計算復雜度高、數(shù)據(jù)相關性強、難以并行處理的核心算法進行優(yōu)化,針對高清視頻的實時編碼要求,設計出H.264編碼器硬件加速模塊的微體系結(jié)構,主要研究工作和成果如下:1、基于H.264編碼標準,本文采用H.264編碼器加速模塊的微體系結(jié)構�；诰幋a數(shù)據(jù)流及控制流,設計訪問接口、訪問沖突控制機制,流暢實現(xiàn)算法中的“生成-消費”。2、基于加速模塊的計算特點,設計編碼器各模塊的硬件架構,包括幀內(nèi)預測、幀間預測、變換量化、CAVLC、CABAC、去塊濾波模塊�；诟髂K計算特點配置存儲資源。針對串行編碼,采取4路、8路并行編碼機制,提高編碼效率。針對同一數(shù)據(jù)的頻繁訪問,采取存儲器共享實現(xiàn)數(shù)據(jù)復用。針對多種模式選擇,采取快速判斷算法,降低模式選擇計算量。針對運動估計算法,采取快速全搜索算法,提高搜索速度。針對讀取更新上下文時的數(shù)據(jù)相關,采取兩路存儲器存放,實現(xiàn)數(shù)據(jù)并行。針對濾波順序復雜,采取分組濾波算法,解決數(shù)據(jù)相關,降低控制濾波的復雜度。3、對H.264編碼器加速模塊RTL設計進行驗證與綜合,設計的加速模塊總面積為2090529 um~2,總功耗為2170 mW,關鍵路徑延時為1.59 ns。使用4種視頻序列對加速模塊性能評測,結(jié)果顯示加速模塊的編碼速度平均可以達到32幀每秒,而實時要求每秒30幀,滿足實時編碼要求,且經(jīng)加速模塊處理的圖像質(zhì)量,主觀、客觀方面都表現(xiàn)良好。將H.264編碼器加速模塊分別與FPGA-1、FPGA-2、ASIC這三種實現(xiàn)方案的編碼器在性能、面積、功耗方面做比較,結(jié)果顯示本文設計的編碼器的編碼效率高、面積較小、功耗較低。本文設計的H.264編碼器加速模塊微體系結(jié)構,設計了幀內(nèi)預測、幀間預測、變換量化、CAVLC、CABAC、去塊濾波等模塊的架構,為高清視頻實時編碼器的研究設計奠定重要的理論基礎。
【學位單位】：西安電子科技大學
【學位級別】：碩士
【學位年份】：2019
【中圖分類】：TN762
【部分圖文】：

否完成的反饋信號，控制是否更新宏塊，當各個功能模塊處理完成當前待編碼宏塊，就可以進行宏塊的更新，具體代碼如圖 3.5 所示：圖3.5 宏塊更新代碼其中，nextallready 是宏塊更新信號，mex128eon、firon、mqsadon 等是各個功能

4×4塊SAD計算

本設計在完成 RTL 代碼后，利用模擬驗證平臺對 H.264 編碼器進行模擬驗證。H.264 編碼器進行 RTL 級仿真結(jié)果如圖 4.1 所示：圖4.1 總體仿真結(jié)果如圖 4.1 所示，其中，bursnbda 是利用總線從片外存儲器中讀取到的當前宏塊的數(shù)據(jù)。dfda 是重建完輸出到預測模塊的參考數(shù)據(jù)，是在預測變換編碼完成后才開始像素重建。mqipnbregda 是輸入到幀間預測模塊的原始宏塊數(shù)據(jù)。rsdciqda 是幀內(nèi)預測采取直接預測模式的數(shù)據(jù)。rsmc_ctrlda 是編碼器的片內(nèi)存儲器控制數(shù)據(jù)。rstqtqda 是待掃描數(shù)據(jù)。scerlc_da 是掃描后 CAVLC 編碼需要的統(tǒng)計數(shù)據(jù)。tfdfrecon_da 是輸出到重建模塊的待重建數(shù)據(jù)。tfrsnbad 是重建模塊輸出到片外的重建完成的數(shù)據(jù)。西安電子科技大學碩士學位論文

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本文編號：2807923