隨著半導(dǎo)體工藝的不斷改進(jìn),利用已有的知識(shí)產(chǎn)權(quán)(Intellectual Property)核在片上系統(tǒng)(System on Chip)上進(jìn)行大規(guī)模的集成電路設(shè)計(jì)的技術(shù)得到了迅速的提高。片上總線是實(shí)現(xiàn)各個(gè)IP核之間的互聯(lián)的重要手段。AXI4(Advanced eXtensible Interface)總線作為ARM公司最新的總線規(guī)范,因其特有的交疊傳輸、亂序傳輸?shù)葯C(jī)制,已成為業(yè)界片上總線的首選及學(xué)術(shù)界的研究熱點(diǎn)。目前市面上的AXI4總線互聯(lián)模型在兼容低速設(shè)備和傳輸效率上存在不足。因此,研究低成本、低延遲和易擴(kuò)展的高性能AXI4總線IP核互聯(lián)模型具有重要意義。本文旨在設(shè)計(jì)一款由CPU、AXI4總線、SPI和UART等多個(gè)IP核組成的互聯(lián)模型,通過設(shè)計(jì)AXI4主機(jī)轉(zhuǎn)接口和擴(kuò)展3條ARMv4自定義指令實(shí)現(xiàn)CPU與AXI4總線的互聯(lián);通過設(shè)計(jì)支持AXI4協(xié)議的從機(jī)轉(zhuǎn)接口,克服APB轉(zhuǎn)換橋的不足,使AXI4總線可與多個(gè)從機(jī)同時(shí)進(jìn)行支持流水線操作的全雙工通信,可以大幅度提高模型的帶寬和數(shù)據(jù)傳輸效率;本文采用Verilog硬件描敘語言完成模型的前端設(shè)計(jì),充分利用FPGA并行性的優(yōu)勢,CPU在模型進(jìn)行數(shù)據(jù)傳輸?shù)耐瑫r(shí)可以執(zhí)行其它指令,具有很高的指令執(zhí)行效率。另外,本文制定了比較全面的驗(yàn)證目標(biāo)、驗(yàn)證平臺(tái)和測試方案,通過編寫大量的指令測試程序,從Modelsim仿真和板級(jí)驗(yàn)證兩方面完成了本文互聯(lián)模型的功能驗(yàn)證和性能測試。通過測試表明,本文設(shè)計(jì)的基于AXI4總線的IP核互聯(lián)模型的功能正確并且性能突出,具備極強(qiáng)的實(shí)用性和穩(wěn)定性。與同類AXI4互聯(lián)模型相比,該模型具有可移植性強(qiáng)、傳輸效率高、接口開放易于拓展的優(yōu)點(diǎn)。另外,由于本課題自行研究設(shè)計(jì)的IP核不需要企業(yè)授權(quán),使用成本會(huì)大幅降低,可以應(yīng)用到產(chǎn)品的設(shè)計(jì)中從而獲得市場利潤;同時(shí)也可以作為國內(nèi)研究人員在SoC設(shè)計(jì)和驗(yàn)證方面的技術(shù)參考,從而縮短研制各種功能的SoC芯片產(chǎn)品的時(shí)間,對(duì)于國產(chǎn)SoC芯片的設(shè)計(jì)和驗(yàn)證有深遠(yuǎn)的推動(dòng)意義。
【學(xué)位單位】：暨南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TN47
【部分圖文】：

AXI4總線協(xié)議傳輸模型

AXI4猝發(fā)寫操作AXI4讀猝發(fā)操作機(jī)制如圖2-3表示

圖 2-3AXI4 猝發(fā)讀操作I4 通道握手協(xié)議I4 總線的五個(gè)獨(dú)立的通道都包含就緒信號(hào) READY 和有效信號(hào) VALID，，一般是發(fā)送設(shè)備先發(fā)出有效信號(hào)之后，接收設(shè)備回應(yīng)就緒信號(hào)（并沒送），它們?cè)诓煌耐ǖ揽梢詫?shí)現(xiàn)主機(jī)和從機(jī)之間相關(guān)的信號(hào)、地址和握手協(xié)議的特點(diǎn)是主機(jī)與從機(jī)都可以控制通信系統(tǒng)的傳輸速度：當(dāng)主從機(jī)產(chǎn)生的 READY 同時(shí)為高電平時(shí)，兩者之間的才能建立握手進(jìn)行通ADY 和 VALID 信號(hào)按照握手時(shí)出現(xiàn)的先后順序，會(huì)有三種不同的傳輸時(shí)圖 2-5 和圖 2-6 所示。在圖 2-4 中，主機(jī)的 READY 信號(hào)首先是高電平，息、地址或者數(shù)據(jù)才出現(xiàn)，此時(shí)從機(jī)可以在控制信息或數(shù)據(jù)有效后的一信息、地址或者數(shù)據(jù)，箭頭表示開始傳輸?shù)臅r(shí)刻，下同。在圖 2-5 中，地址或者數(shù)據(jù)首先到達(dá)，VALID 信號(hào)也同時(shí)為高電平，此時(shí)主機(jī)的相關(guān)據(jù)需要一直保持到從機(jī)將 READY 信號(hào)變?yōu)楦唠娖健Ｔ趫D 2-6 中，目標(biāo)

【參考文獻(xiàn)】

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本文編號(hào)：2807872