-隨著電子技術的不斷進步,電子封裝正向著微型化、高密度和高可靠性的方向發(fā)展,其中硅通孔(Through Silicon Via,TSV)技術具有更好的電性能、更寬的帶寬、更高的密度、更低的功耗、更小的尺寸、更輕的質量等優(yōu)點,是目前高端IC封裝的主流技術之一。盡管TSV技術具有以上諸多優(yōu)點,但是基于TSV技術的半導體產品實現(xiàn)大規(guī)模量產,仍然面臨許多挑戰(zhàn)。TSV晶圓和普通晶圓不一樣,其內部存在TSV-Cu、RDL等結構,導致其在磨削過程中內部應力較為復雜,應力集中現(xiàn)象比較明顯,進而導致TSV晶圓在背面磨削過程中非常容易發(fā)生開裂等失效問題。針對這一關鍵問題,可以通過有限元仿真的方法對磨削工藝參數(shù)進行分析及優(yōu)化,減小磨削工藝參數(shù)在磨削過程中對TSV晶圓的影響,提高磨削工藝可靠性及產品良率,進而減少磨削成本。本文首先篩選出晶圓磨削過程中最常用的磨削工藝參數(shù),利用ABAQUS有限元分析軟件建立了TSV晶圓模型,通過計算,提取研究了TSV晶圓表面Si材料應力,研究其應力分布及變化情況;提取TSV晶圓內部結構關鍵位置應力(TSV、RDL),研究TSV、RDL應力分布情況、應力集中位置移動情況、應力值變化情況以及不同層RDL應力分布規(guī)律。分別對砂輪進給速率、砂輪轉速、砂輪目數(shù)、鍵合膠彈性模量進行了單因素分析,提取TSV晶圓內部結構中關鍵位置應力進行分析。研究各磨削工藝參數(shù)對應力的影響趨勢以及顯著性。通過對磨削工藝參數(shù)的篩選,選擇砂輪進給速率、砂輪轉速、砂輪目數(shù)作為因素進行了正交實驗設計,得到了各個磨削參數(shù)變量對TSV晶圓內部結構關鍵位置應力的影響顯著性,最終得到了各個磨削工藝參數(shù)的最優(yōu)組合設計。
【學位授予單位】：北京工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TN405
【圖文】：

第 1 章 緒論1 課題研究背景及意義集成電路產業(yè)作為信息化產業(yè)的重要支撐和基礎，得到了快速的發(fā)展，特別大規(guī)模、超大規(guī)模集成電路[1]。然而摩爾定律正逐漸走向極限，超越摩爾定律、現(xiàn)器件小型化、高密度、多功能化，三維（3D）集成技術無疑成為首先解決案。硅通孔（Through Silicon Via，TSV）技術是 3D 集成技術的核心，如圖 1-1示，通過 TSV 技術，可以實現(xiàn)異質結構的整合，進而實現(xiàn)電子產品輕薄節(jié)能要求，同時能夠使得堆疊芯片在 z 方向即豎直方向實現(xiàn)距離最短的互連導通，到傳熱、機械支撐及電信號導通的作用，具有更好的電性能、更寬的帶寬、更的密度、更低的功耗、更小的尺寸、更輕的質量等優(yōu)點[1]。

-2-為實現(xiàn)電信號的導通，需采用背面磨削工藝將制孔工藝后的盲孔減薄成通孔，圖 1-2 右側是 TSV 晶圓背面磨削工藝流程。TSV 晶圓背面磨削工藝目前仍在研究中，比較確定的工藝步驟包括以下五步：（1）將 TSV 晶圓通過鍵合膠鍵合到支撐晶圓上。因為 TSV 晶圓在減薄后厚度非常�。s 50μm），因此需要在減薄圖 1-2 TSV 晶圓制孔工藝及背面磨削/CMP 工藝流程圖Fig. 1-2 Flow chart of TSV wafer fabrication and back grinding / CMP process

北京工業(yè)大學工程碩士專業(yè)學位論文此研究 TSV 晶圓在背面磨削過程中的損傷與破壞情況顯程磨粒尺寸及進給速率較大，材料去除效率較高，但磨裂紋及崩邊的風險[7, 8]。Zhang[9]提出了裸硅晶圓的磨削硅晶圓損傷層深度為8~17μm，精磨后硅晶圓損傷層深度SV 晶圓，除了 Si 材料還存在 TSV-Cu、RDL 電路層等異，晶圓內部會出現(xiàn)嚴重的應力集中和不均勻變形現(xiàn)象，這成嚴重的損傷及破壞。TSV 晶圓局部損傷深度在精磨過, 11]。當 TSV 晶圓磨削至 50μm 以下時應力集中現(xiàn)象更為仿真分析，結果顯示 TSV 晶圓從 150μm 磨削至 25μm 時象異常明顯，應力水平增加約 4 倍。加之晶圓厚度的減小裂紋及碎片現(xiàn)象更為突出，如圖 1-4 所示。

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1 蔣劍鋒;趙振宇;鄧全;朱文峰;周康;;3D SRAM中的TSV開路故障模型研究[J];計算機工程與科學;2014年12期

2 吳南;;TSV選粉機轉子葉片的修復[J];科技視界;2012年26期

3 安彤;秦飛;武偉;于大全;萬里兮;王s

本文編號：2807282