【摘要】：使用糾錯(cuò)編碼技術(shù)提高信息傳輸?shù)目煽啃允钱?dāng)前計(jì)算機(jī)和通信領(lǐng)域研究的熱點(diǎn)。目前,最經(jīng)典的糾錯(cuò)編碼是接近香農(nóng)(Shannon)限的Turbo碼和低密度奇偶校驗(yàn)(Low-Density Parity-Check,LDPC)碼,而本文研究的重復(fù)累積碼(Repeat Accumulate,RA)碼既是一種類Turbo碼,又是一種LDPC碼,同時(shí)具有Turbo碼和LDPC碼線性時(shí)間編譯碼的優(yōu)點(diǎn),具有一定的實(shí)際應(yīng)用價(jià)值。論文的最終目的是實(shí)現(xiàn)基于改進(jìn)型交織器的RA碼編譯碼器的FPGA設(shè)計(jì)。首先,介紹了RA碼的定義、國(guó)內(nèi)外發(fā)展現(xiàn)狀及RA碼的表示方法。其次,論文中分析了RA碼的編碼原理和譯碼算法。RA碼編碼時(shí),采用了Turbo碼的編碼結(jié)構(gòu),其中交織器的好壞直接影響系統(tǒng)性能的優(yōu)劣。針對(duì)交織器的設(shè)計(jì),本文介紹了分組交織器和隨機(jī)交織器的原理,經(jīng)過(guò)改進(jìn)、優(yōu)化之后得到奇偶分組交織器。奇偶分組交織器克服了分組交織器去相關(guān)性不徹底的缺陷,避免了隨機(jī)交織器產(chǎn)生隨機(jī)數(shù)大的問(wèn)題。RA碼譯碼部分分析了RA碼在高斯白噪聲信道下置信傳播(Belief-Propagation,BP)譯碼算法的消息更新規(guī)則以及在此基礎(chǔ)上簡(jiǎn)化而來(lái)的的對(duì)數(shù)似然比(Log-Likelihood Ratio,LLR)譯碼算法、最小和(Min Sum,MS)譯碼算法。在Matlab仿真環(huán)境下,基于不同譯碼算法、不同交織算法、不同迭代次數(shù)及不同歸一化因子等進(jìn)行譯碼性能分析,確定了硬件實(shí)現(xiàn)參數(shù)。最后,選擇Altera公司的DE2-70開(kāi)發(fā)板作為硬件開(kāi)發(fā)平臺(tái),使用Verilog語(yǔ)言編寫編譯碼器的功能代碼,完成RA碼編譯碼器的FPGA設(shè)計(jì)。RA碼編碼器的FPGA設(shè)計(jì)主要包括重復(fù)器模塊、交織器模塊、組合器模塊和累加器模塊。而譯碼器的FPGA設(shè)計(jì)則根據(jù)MS譯碼算法采用部分并行結(jié)構(gòu)實(shí)現(xiàn),即變量節(jié)點(diǎn)和校驗(yàn)節(jié)點(diǎn)的消息更新均采用塊間并行、塊內(nèi)串行的方式進(jìn)行。該方案有效地降低了譯碼電路復(fù)雜度。
【學(xué)位授予單位】：河北大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN911.22;TN791
【圖文】：

河北大學(xué)工學(xué)碩士學(xué)位論文第 4 章 RA 碼編譯碼器的 FPGA 實(shí)現(xiàn) 編譯碼器的硬件平臺(tái)編譯碼器的 FPGA 設(shè)計(jì)是在 Altera 公司的 DE2-70 開(kāi)發(fā)板上進(jìn)行的，芯片型lone 系列 EP2C70F896C6，有 70000 個(gè)邏輯單元，有用戶 API 控制的 USB Blas路，有撥動(dòng)開(kāi)關(guān)、LED 燈等外設(shè)，板載 50MHz 和 28.63MHz 晶振。除具有上性外，DE2-70 開(kāi)發(fā)板還具有可以鏈接多種控制組件的控制面板以及支持標(biāo)準(zhǔn) I軟件。其俯視圖如圖 4-1 所示。

圖 4-3 重復(fù)器的 FPGA 實(shí)現(xiàn)由圖 4-3 可以看出，在 clk_50MHz 時(shí)鐘信號(hào)下輸入的信息序列 data 為(0，0，0，1，0，0，1…)，那么在 clk_150MHz 時(shí)鐘下觀察輸入信號(hào)，即實(shí)現(xiàn)了輸入信息重復(fù) 3 次，重復(fù)后的信息序列 repeat_data 為(0，0，0，0，0，0，0，0，0，1，1，1，0，0，0，0，0，0，1，1，1…)，LOCKED_flag 是重復(fù)序列的有效使能標(biāo)志信號(hào)。4.2.2 分組交織器的設(shè)計(jì)方案常見(jiàn)的交織器主要包括讀寫使能控制，讀、寫地址序列發(fā)生器和雙端口 RAM[43]。其中，決定讀、寫地址序列發(fā)生器在什么時(shí)候工作并且產(chǎn)生雙端口 RAM 的讀寫控制信號(hào)是讀寫使能控制的主要功能。其原理框圖如圖 4-4 所示。雙端口RAM寫地址發(fā)生器讀地址發(fā)生器數(shù)據(jù)輸入 數(shù)據(jù)輸出寫地址 讀地址

圖 4-6 分組交織器的 FPGA 實(shí)現(xiàn)圖 4-6 中，clk_150M 是時(shí)鐘信號(hào)，rst 是復(fù)位信號(hào)，dina 是向雙端口 RAM 塊寫入的數(shù)據(jù)，wraddress1 雙端口 RAM 塊通過(guò)自加 1 產(chǎn)生的順序?qū)懙刂�。RAM 塊的讀寫使能信號(hào)通過(guò)計(jì)數(shù)器 count1 控制，當(dāng) count1 在 1-540 范圍內(nèi)，是 RAM 塊的寫使能 wren1 有效，向 RAM 塊順序?qū)懭霐?shù)據(jù)；當(dāng) count1 在 541-1080 范圍內(nèi)，是 RAM 塊的讀使能 rden1 有效，RAM 塊的讀地址 rdaddress1 是每次自加 180 產(chǎn)生的。從仿真圖可以看出，向 RAM塊寫的的數(shù)據(jù) dina 為(0，0，0，0，0，0，0，0，0，1，1，1，0，0，0…)，讀地址 rdaddress1為(0，180，360，1，181，361…，179，359，539)，分組交織器通過(guò)讀地址讀取交織后的數(shù)據(jù) data_out 為(0，1，0，0，1，0，0，1，0…)，interleaver_flag 是交織數(shù)據(jù)的有效數(shù)據(jù)標(biāo)志信號(hào)。4.2.3 奇偶分組交織器的設(shè)計(jì)方案奇偶分組交織器是將輸入信息序列按行寫入到雙端口 RAM 塊，首先將寫入的信息

【參考文獻(xiàn)】

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本文編號(hào)：2803498