發(fā)布時(shí)間：2020-08-06 12:07

【摘要】：當(dāng)今社會(huì),數(shù)字信號(hào)處理技術(shù)正處于快速發(fā)展階段,模數(shù)轉(zhuǎn)換器(Analog to Digital Converters,ADC)作為數(shù)字信號(hào)與模擬二者之間的“橋梁”,也得到了更多的關(guān)注與應(yīng)用。其中,逐次逼近式模數(shù)轉(zhuǎn)換器(Successive Approximation Register ADC,SAR ADC)以其突出的能源效率而聞名,隨著CMOS工藝技術(shù)的逐漸進(jìn)步,工藝尺寸逐步地縮小,SAR ADC在速度與功耗方面的優(yōu)勢(shì)更為顯著。SAR ADC已經(jīng)廣泛應(yīng)用于傳感器網(wǎng)絡(luò)、生物醫(yī)學(xué)定制集成電路、視頻和許多生活中常見(jiàn)領(lǐng)域。本篇論文詳細(xì)地介紹了所設(shè)計(jì)的SAR ADC的整體架構(gòu),并討論了各個(gè)電路模塊的設(shè)計(jì)方法。本論文設(shè)計(jì)了一款精度為14bit,采樣速率為5MSPS的基于電荷重分配原理的分段式SAR ADC。由于SAR ADC的總體電容與ADC分辨率呈指數(shù)關(guān)系,因此對(duì)于更高精度的SAR ADC,電容占用的芯片面積將顯著增加,電容加大電路速度降低。因此,對(duì)于高精度模數(shù)轉(zhuǎn)換器,通常采用較大的采樣電容,占用較大的芯片面積致使芯片成本增加。對(duì)于高精度SAR ADC的設(shè)計(jì),單位電容失配及動(dòng)態(tài)比較器噪聲等因素都將對(duì)SAR ADC的性能造成顯著的影響。因此在本論文所述的設(shè)計(jì)中SAR ADC采用了基于電荷重分配原理的分段式電容陣列架構(gòu),相比于傳統(tǒng)二進(jìn)制電容陣列的SAR ADC而言,分段式電容陣列架構(gòu)所需的電容總?cè)葜蹈?同時(shí)為對(duì)單位電容失配、DAC電壓的不完全建立及因比較器噪聲導(dǎo)致的錯(cuò)誤比較等因素引起的ADC性能下降,在分段式電容陣列中引入了冗余電容設(shè)計(jì)。本設(shè)計(jì)采用的是0.18μm 1P4M CMOS工藝,整體芯片面積為500μm×500μm。在1.8V電源電壓下,ADC整體功耗為1.19mW。對(duì)SAR ADC的整體版圖提取了寄生參數(shù),當(dāng)采樣時(shí)鐘信號(hào)頻率為5 MSPS,輸入信號(hào)頻率為2.43652 MHz時(shí),整體電路的仿真結(jié)果為:有效位數(shù)(Effective Number Of Bits,ENOB)為13.65bit,信噪失真比(Signalto-Noise and Distortion Ratio,SNDR)為84.0dB,無(wú)雜散動(dòng)態(tài)范圍(Spurious Free Dynamic Range,SFDR)為88.2d B。
【學(xué)位授予單位】：吉林大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN792
【圖文】：

第一章 緒論第一款集成的 SARADC，是由 McCreary 和 Gray 所設(shè)計(jì)的，該 SAR ADC 使用了二進(jìn)制搜索的算法，整體上電路結(jié)構(gòu)主要包括：二進(jìn)制電容陣列、比較器和 SAR 控制邏輯電路。由于 CMOS 大規(guī)模超大規(guī)模集成電路工藝的出現(xiàn)與快速發(fā)展，SARADC的速度相比之前能夠達(dá)到更高數(shù)量級(jí)，并且相比較于其他類型的 ADC，更容易實(shí)現(xiàn)較低的功耗而日益受到關(guān)注。伴隨著 SARADC 越來(lái)越受到關(guān)注，其電路設(shè)計(jì)也開(kāi)始出現(xiàn)多樣化�，F(xiàn)在，有國(guó)內(nèi)外很多的高校，研究所以及公司都在致力于研發(fā)精度更高，速度更快，功耗更低的逐次逼近式模數(shù)轉(zhuǎn)換器。隨著 CMOS 工藝的不斷發(fā)展和新技術(shù)的應(yīng)用，SARADC 在速度方面能夠達(dá)到 GS/s 的數(shù)量級(jí)，精度方面能夠達(dá)到 20 位及以上，功耗上也可以實(shí)現(xiàn) 到 的數(shù)量級(jí)。圖 1.1 所示為斯坦福大學(xué)統(tǒng)計(jì)的近幾年國(guó)內(nèi)外期刊上發(fā)表的 SARADC 的功率品質(zhì)因數(shù)分布。

ClksClksbCsVipVinVoutBootstrappedSwitchDummySwitchM1M2GND圖 4.5 本設(shè)計(jì)采用的柵壓自舉開(kāi)關(guān)電路圖本次設(shè)計(jì)中，電容C 的值為 F，采用了 MIM(Metal-Insulator-Metal)電容。設(shè)計(jì)的 Bootstrapped switch 電路進(jìn)行了瞬態(tài)仿真，仿真結(jié)果如圖 4.5 所示。其入信號(hào)頻率為 2.4365234375MHz，共模電壓為 900mV，擺幅為 810mV 的正弦。采樣時(shí)鐘頻率為 5MHz，占空比為 20%。

第四章 14 位逐次逼近式模數(shù)轉(zhuǎn)換器的設(shè)計(jì)如圖 4.6 所示，柵極電壓與輸入信號(hào)電壓的差值略小于電源電壓，約為 1.53V。輸入信號(hào)頻率為 2.4365234375MHz，共模電壓為 900mV，擺幅為 810mV 的正弦信號(hào)進(jìn)行采樣保持。采樣時(shí)鐘為 5MHz，占空比為 20%，采樣電容為 pF。對(duì)保持輸出電壓信號(hào)進(jìn)行 4096 個(gè)點(diǎn)的 FFT，其輸出頻譜如下圖 4.7 所示。在逐次逼近式模轉(zhuǎn)換器的設(shè)計(jì)中，要求采樣保持電路的精度至少比模數(shù)轉(zhuǎn)換器的精度高出 2bit，在次設(shè)計(jì)中，由仿真結(jié)果可得：采樣保持電路的有效位數(shù) ENOB 為 16.20bit，信噪比R 為 99.30dB，無(wú)雜散動(dòng)態(tài)范圍 SFDR 為 99.35dB，達(dá)到了設(shè)計(jì)要求。

【參考文獻(xiàn)】

相關(guān)期刊論文 前1條

1 賀煒;;甚低功耗15Ms/s逐次逼近型ADC的設(shè)計(jì)實(shí)現(xiàn)[J];微電子學(xué)與計(jì)算機(jī);2010年02期

相關(guān)碩士學(xué)位論文 前4條

1 彭燦;一種應(yīng)用于圖像傳感器的循環(huán)型模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì)[D];吉林大學(xué);2017年

2 郭楊鈺;圖像傳感器中高精度高速度ADC的研究與設(shè)計(jì)[D];吉林大學(xué);2015年

3 盧文濤;高精度中速低功耗模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì)[D];電子科技大學(xué);2014年

4 王崢;基于0.13μm CMOS工藝脈沖超寬帶系統(tǒng)中高速低功耗ADC研究與設(shè)計(jì)[D];中國(guó)科學(xué)技術(shù)大學(xué);2014年

本文編號(hào)：2782375