本文關(guān)鍵詞：具有絕緣柱結(jié)構(gòu)的雙柵MOSFET的性能研究，，由筆耕文化傳播整理發(fā)布。

【摘要】：近年來(lái),伴隨著電子化產(chǎn)業(yè)的迅猛發(fā)展,芯片集成度的提高,對(duì)小型化MOS器件性能的要求也隨之提高。在器件尺寸進(jìn)入納米級(jí)后,各種不良現(xiàn)象的出現(xiàn),直接或間接的影響著器件的性能。為了緩解這些問(wèn)題對(duì)器件的影響,目前解決途徑主要有以下幾點(diǎn)：一、尋找新的器件結(jié)構(gòu)和新材料制備工藝；二、使用新的工藝制造技術(shù)；三、尋找性能更佳的理論模型。本文主要采用第一種方式,研究新的器件結(jié)構(gòu)DPDG (Dielectric Pocket Double Gate) MOSFET。它是基于雙柵MOSFET的基礎(chǔ)上,在源漏端溝道側(cè)面添加絕緣柱(DP)的一種結(jié)構(gòu)。DP削弱了源漏端與溝道之間的電荷分享,提高器件的擊穿特性和柵控能力,可以更好的抑制短溝道效應(yīng)(Short Channel Effect, SCE),更適合在高溫環(huán)境下使用,提高了器件的可靠性。因此,隨著DP的加入,使得DPDG MOSFET在小尺寸器件中更受歡迎,成為在設(shè)計(jì)高溫納米級(jí)CMOS電路中最佳候選者之一。本文是從DPDG MOSFET溝道結(jié)構(gòu)出發(fā)。通過(guò)使用Atlas仿真軟件,模擬仿真DPDG MOSFET電學(xué)特性。模擬了DPDG MOSFET與DG MOSFET在溝道內(nèi)的體電勢(shì)和體電場(chǎng)。結(jié)果發(fā)現(xiàn),在源漏溝道絕緣柱表面處的電場(chǎng)和電勢(shì)會(huì)出現(xiàn)大幅度的降低,因此DPDG MOSFET在抑制熱載流子(Hot Carrier Effects, HCE)效應(yīng)和SCE效應(yīng)方面更有優(yōu)勢(shì)。模擬了溝道中心的載流子遷移率,Id～Vds特性以及Id～Vgs特性。最后,在不同的溝道長(zhǎng)度下,分析了DPDG MOSFET與DGMOSFET的閡值電壓(Threshold voltage, Vt)、亞閾值斜率(subthreshold slope, SS)以及漏感應(yīng)勢(shì)壘降低效應(yīng)(Drain induced Barrier Lowering, DIBL)。結(jié)果表明,源漏端DP的加入,降低了HCE和SCE對(duì)器件性能的影響,提高器件可靠性。本文是在直角坐標(biāo)系下,以源漏端絕緣柱之間的溝道建立二維泊松方程,使用拋物線(xiàn)近似方法求解方程,得出在溝道漏端絕緣柱表面的電勢(shì)模型。通過(guò)使用Atlas仿真工具,分析了不同漏壓下,模型處在線(xiàn)性區(qū)和飽和區(qū)時(shí)的建模結(jié)果與仿真結(jié)果。以及在不同柵長(zhǎng)下,模型與仿真數(shù)據(jù)的比較。分析并驗(yàn)證了模型的準(zhǔn)確性。討論并分析了溫度對(duì)DPDG MOSFET性能的影響。通過(guò)Atlas仿真軟件模擬器件在不同溫度環(huán)境下,Id-Vds曲線(xiàn)、Id-Vgs曲線(xiàn)、遷移率以及SCE等相關(guān)特性的分布情況。結(jié)果發(fā)現(xiàn),溫度對(duì)器件性能影響很大,外界的溫度越高,器件的性能越差。相比與雙柵MOSFET, DPDG MOSFET在高溫環(huán)境中性能更佳。最后從絕緣柱的屬性與結(jié)構(gòu)兩方面,對(duì)DPDG MOSFET性能優(yōu)化分析�？梢钥闯觯篋P高度越高或是使用更高介電常數(shù)的氧化物作為材料,能夠有效的提升器件的性能；源漏端都有DP結(jié)構(gòu)相比于只存在一個(gè)漏端的DP結(jié)構(gòu)在抑制SCE效應(yīng)方面更有優(yōu)勢(shì)。這些改進(jìn)可以讓器件在高溫環(huán)境中更容易保持其性能。
【關(guān)鍵詞】：DPDG MOSFET 絕緣柱 表面勢(shì) SCE Atlas
【學(xué)位授予單位】：安徽大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN386
【目錄】：

• 摘要3-5
• Abstract5-9
• 第一章 緒論9-17
• 1.1 MOSFET器件的發(fā)展進(jìn)程9-10
• 1.2 MOSFET面臨的挑戰(zhàn)10-12
• 1.2.1 工藝方面10-11
• 1.2.2 基礎(chǔ)理論方面11-12
• 1.3 DG MOSFET12-13
• 1.4 DP(Dielectric Pocket)DG MOSFET13-15
• 1.5 本文的主要內(nèi)容和框架15-17
• 第二章 DPDG MOSFET的短溝道特性17-30
• 2.1 TCAD仿真工具介紹17-20
• 2.1.1 Silvaco-Atlas器件仿真工具17-18
• 2.1.2 模型選擇18-19
• 2.1.3 數(shù)值計(jì)算方法19-20
• 2.2 DPDG MOSFET基本特性20-26
• 2.2.1 電勢(shì)21-22
• 2.2.2 電場(chǎng)22
• 2.2.3 載流子遷移率22-23
• 2.2.4 I_d～V_(ds)曲線(xiàn)23-26
• 2.2.5 I_d～V_(gs)曲線(xiàn)26
• 2.3 短溝道效應(yīng)(SCE)26-29
• 2.3.1 閾值電壓(V_t)27-28
• 2.3.2 亞閾值斜率(SS)28
• 2.3.3 漏感應(yīng)勢(shì)壘降低效應(yīng)(DIBL)28-29
• 2.4 本章小結(jié)29-30
• 第三章 DPDG MOSFET溝道絕緣柱表面勢(shì)模型30-39
• 3.1 一維模型30-31
• 3.2 表面勢(shì)模型31-34
• 3.3 結(jié)果分析34-38
• 3.4 本章小結(jié)38-39
• 第四章 DPDG MOSFET溫度特性的研究及性能的優(yōu)化39-48
• 4.1 溫度對(duì)DPDG MOSFET電學(xué)性能的影響39-43
• 4.1.1 I_d～V_(ds)39-40
• 4.1.2 I_d～V_(gs)40-41
• 4.1.3 載流子遷移率41
• 4.1.4 SCE效應(yīng)41-43
• 4.2 DPDG MOSFET性能優(yōu)化設(shè)計(jì)43-47
• 4.2.1 DP屬性方面的優(yōu)化43-44
• 4.2.2 結(jié)構(gòu)方面的優(yōu)化44-47
• 4.3 本章小結(jié)47-48
• 第五章 總結(jié)與展望48-50
• 5.1 總結(jié)48-49
• 5.2 展望49-50
• 參考文獻(xiàn)50-56
• 附圖56-57
• 附表57-58
• 致謝58-59
• 攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文59

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前3條

1 石利娜;莊奕琪;李聰;李德昌;;Analytical modeling of the direct tunneling current through high-k gate stacks for long-channel cylindrical surrounding-gate MOSFETs[J];Journal of Semiconductors;2014年03期

2 ;Performance investigations of novel dual-material gate(DMG) MOSFET with dielectric pockets(DP)[J];Science in China(Series E:Technological Sciences);2009年08期

3 沈寅華,李偉華;雙柵MOSFET的研究與發(fā)展[J];微電子學(xué);2000年05期

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

1 溫亮;65nm工藝高性能SRAM的研究與實(shí)現(xiàn)[D];國(guó)防科學(xué)技術(shù)大學(xué);2011年

  本文關(guān)鍵詞：具有絕緣柱結(jié)構(gòu)的雙柵MOSFET的性能研究，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：277963