本文關鍵詞：具有絕緣柱結構的雙柵MOSFET的性能研究，，由筆耕文化傳播整理發(fā)布。

【摘要】：近年來,伴隨著電子化產(chǎn)業(yè)的迅猛發(fā)展,芯片集成度的提高,對小型化MOS器件性能的要求也隨之提高。在器件尺寸進入納米級后,各種不良現(xiàn)象的出現(xiàn),直接或間接的影響著器件的性能。為了緩解這些問題對器件的影響,目前解決途徑主要有以下幾點：一、尋找新的器件結構和新材料制備工藝；二、使用新的工藝制造技術；三、尋找性能更佳的理論模型。本文主要采用第一種方式,研究新的器件結構DPDG (Dielectric Pocket Double Gate) MOSFET。它是基于雙柵MOSFET的基礎上,在源漏端溝道側面添加絕緣柱(DP)的一種結構。DP削弱了源漏端與溝道之間的電荷分享,提高器件的擊穿特性和柵控能力,可以更好的抑制短溝道效應(Short Channel Effect, SCE),更適合在高溫環(huán)境下使用,提高了器件的可靠性。因此,隨著DP的加入,使得DPDG MOSFET在小尺寸器件中更受歡迎,成為在設計高溫納米級CMOS電路中最佳候選者之一。本文是從DPDG MOSFET溝道結構出發(fā)。通過使用Atlas仿真軟件,模擬仿真DPDG MOSFET電學特性。模擬了DPDG MOSFET與DG MOSFET在溝道內的體電勢和體電場。結果發(fā)現(xiàn),在源漏溝道絕緣柱表面處的電場和電勢會出現(xiàn)大幅度的降低,因此DPDG MOSFET在抑制熱載流子(Hot Carrier Effects, HCE)效應和SCE效應方面更有優(yōu)勢。模擬了溝道中心的載流子遷移率,Id～Vds特性以及Id～Vgs特性。最后,在不同的溝道長度下,分析了DPDG MOSFET與DGMOSFET的閡值電壓(Threshold voltage, Vt)、亞閾值斜率(subthreshold slope, SS)以及漏感應勢壘降低效應(Drain induced Barrier Lowering, DIBL)。結果表明,源漏端DP的加入,降低了HCE和SCE對器件性能的影響,提高器件可靠性。本文是在直角坐標系下,以源漏端絕緣柱之間的溝道建立二維泊松方程,使用拋物線近似方法求解方程,得出在溝道漏端絕緣柱表面的電勢模型。通過使用Atlas仿真工具,分析了不同漏壓下,模型處在線性區(qū)和飽和區(qū)時的建模結果與仿真結果。以及在不同柵長下,模型與仿真數(shù)據(jù)的比較。分析并驗證了模型的準確性。討論并分析了溫度對DPDG MOSFET性能的影響。通過Atlas仿真軟件模擬器件在不同溫度環(huán)境下,Id-Vds曲線、Id-Vgs曲線、遷移率以及SCE等相關特性的分布情況。結果發(fā)現(xiàn),溫度對器件性能影響很大,外界的溫度越高,器件的性能越差。相比與雙柵MOSFET, DPDG MOSFET在高溫環(huán)境中性能更佳。最后從絕緣柱的屬性與結構兩方面,對DPDG MOSFET性能優(yōu)化分析�？梢钥闯觯篋P高度越高或是使用更高介電常數(shù)的氧化物作為材料,能夠有效的提升器件的性能；源漏端都有DP結構相比于只存在一個漏端的DP結構在抑制SCE效應方面更有優(yōu)勢。這些改進可以讓器件在高溫環(huán)境中更容易保持其性能。
【關鍵詞】：DPDG MOSFET 絕緣柱 表面勢 SCE Atlas
【學位授予單位】：安徽大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN386
【目錄】：

• 摘要3-5
• Abstract5-9
• 第一章 緒論9-17
• 1.1 MOSFET器件的發(fā)展進程9-10
• 1.2 MOSFET面臨的挑戰(zhàn)10-12
• 1.2.1 工藝方面10-11
• 1.2.2 基礎理論方面11-12
• 1.3 DG MOSFET12-13
• 1.4 DP(Dielectric Pocket)DG MOSFET13-15
• 1.5 本文的主要內容和框架15-17
• 第二章 DPDG MOSFET的短溝道特性17-30
• 2.1 TCAD仿真工具介紹17-20
• 2.1.1 Silvaco-Atlas器件仿真工具17-18
• 2.1.2 模型選擇18-19
• 2.1.3 數(shù)值計算方法19-20
• 2.2 DPDG MOSFET基本特性20-26
• 2.2.1 電勢21-22
• 2.2.2 電場22
• 2.2.3 載流子遷移率22-23
• 2.2.4 I_d～V_(ds)曲線23-26
• 2.2.5 I_d～V_(gs)曲線26
• 2.3 短溝道效應(SCE)26-29
• 2.3.1 閾值電壓(V_t)27-28
• 2.3.2 亞閾值斜率(SS)28
• 2.3.3 漏感應勢壘降低效應(DIBL)28-29
• 2.4 本章小結29-30
• 第三章 DPDG MOSFET溝道絕緣柱表面勢模型30-39
• 3.1 一維模型30-31
• 3.2 表面勢模型31-34
• 3.3 結果分析34-38
• 3.4 本章小結38-39
• 第四章 DPDG MOSFET溫度特性的研究及性能的優(yōu)化39-48
• 4.1 溫度對DPDG MOSFET電學性能的影響39-43
• 4.1.1 I_d～V_(ds)39-40
• 4.1.2 I_d～V_(gs)40-41
• 4.1.3 載流子遷移率41
• 4.1.4 SCE效應41-43
• 4.2 DPDG MOSFET性能優(yōu)化設計43-47
• 4.2.1 DP屬性方面的優(yōu)化43-44
• 4.2.2 結構方面的優(yōu)化44-47
• 4.3 本章小結47-48
• 第五章 總結與展望48-50
• 5.1 總結48-49
• 5.2 展望49-50
• 參考文獻50-56
• 附圖56-57
• 附表57-58
• 致謝58-59
• 攻讀學位期間發(fā)表的學術論文59

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前3條

1 石利娜;莊奕琪;李聰;李德昌;;Analytical modeling of the direct tunneling current through high-k gate stacks for long-channel cylindrical surrounding-gate MOSFETs[J];Journal of Semiconductors;2014年03期

2 ;Performance investigations of novel dual-material gate(DMG) MOSFET with dielectric pockets(DP)[J];Science in China(Series E:Technological Sciences);2009年08期

3 沈寅華,李偉華;雙柵MOSFET的研究與發(fā)展[J];微電子學;2000年05期

中國碩士學位論文全文數(shù)據(jù)庫 前1條

1 溫亮;65nm工藝高性能SRAM的研究與實現(xiàn)[D];國防科學技術大學;2011年

  本文關鍵詞：具有絕緣柱結構的雙柵MOSFET的性能研究，由筆耕文化傳播整理發(fā)布。

本文編號：277963