【摘要】：隨著集成電路特征尺寸的不斷減小,采用平面CMOS結(jié)構(gòu)開發(fā)基本單元庫已經(jīng)很難滿足規(guī)模較大、復(fù)雜度較高的設(shè)計(jì)。而FinFET結(jié)構(gòu)可以由兩側(cè)控制電路的接通與斷開,有效的減少了漏電流,是開發(fā)基本單元庫的一種優(yōu)良選擇。作為溝通數(shù)字前端與后端物理實(shí)現(xiàn)的橋梁,基本單元庫的性能很大程度上決定了芯片的最終性能。它作為可重復(fù)使用并且可靠的一種基礎(chǔ)IP庫,其性能決定了芯片的各項(xiàng)指標(biāo)參數(shù)。本文采用FinFET三維結(jié)構(gòu)設(shè)計(jì)了一套小型基本單元庫,應(yīng)用相關(guān)EDA工具詳細(xì)介紹其設(shè)計(jì)流程,闡述了相關(guān)設(shè)計(jì)優(yōu)化策略。并設(shè)計(jì)了一種測試代碼,應(yīng)用主流的ASIC設(shè)計(jì)流程,通過常規(guī)綜合方向和低功耗門控時(shí)鐘方向以及應(yīng)用更高節(jié)點(diǎn)基本單元庫進(jìn)行綜合及物理實(shí)現(xiàn),對該基本單元庫的性能進(jìn)行橫向與縱向?qū)Ρ确治?突出了本文中設(shè)計(jì)的基本單元庫性能的優(yōu)勢。重點(diǎn)闡述測試代碼的設(shè)計(jì)驗(yàn)證與庫性能的評估。在測試代碼設(shè)計(jì)中應(yīng)用VCS工具進(jìn)行功能性仿真和后仿真;使用Design Complier工具對測試代碼應(yīng)用高節(jié)點(diǎn)與設(shè)計(jì)基本單元庫進(jìn)行常規(guī)綜合與低功耗方向進(jìn)行綜合,評估其相關(guān)性能報(bào)告;用形式驗(yàn)證工具Formality對四種門級網(wǎng)表在綜合后與布局布線后進(jìn)行功能一致性驗(yàn)證;用靜態(tài)時(shí)序分析工具PrimeTime對布局布線后的時(shí)序與信號完整性進(jìn)行分析驗(yàn)證;應(yīng)用布局布線工具IC Compiler完成對四種門級網(wǎng)表的物理實(shí)現(xiàn),并對比分析新技術(shù)節(jié)點(diǎn)基本單元庫的性能優(yōu)勢。最后對相關(guān)的數(shù)據(jù)進(jìn)行橫向與縱向統(tǒng)計(jì)對比分析,證明本文設(shè)計(jì)的小型基本單元庫的優(yōu)良性能,圓滿的達(dá)到了設(shè)計(jì)目標(biāo)。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN386
【圖文】：

圖２．１邋ＦｉｎＦＥＴ結(jié)構(gòu)示意圖逡逑

圖２．２標(biāo)準(zhǔn)單元布局逡逑基本單元庫是用全定制設(shè)計(jì)方法精心設(shè)計(jì)并且經(jīng)過優(yōu)化設(shè)計(jì)得到的單元版圖數(shù)據(jù)逡逑庫，其內(nèi)部各個(gè)單元具有相同的軌道高度，寬度不等，并且單元中的電源線地線以及輸逡逑７逡逑

圖２．３標(biāo)準(zhǔn)單元設(shè)計(jì)流程圖逡逑

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本文編號：2775380