【摘要】：隨著納米技術(shù)與超大規(guī)模集成電路(Very Large Scale Integration,VLSI)技術(shù)的飛速發(fā)展,如何將數(shù)量眾多的IP核集成到單個芯片內(nèi)將成為片上系統(tǒng)(Systemon-Chip,SoC)的難題。片上網(wǎng)絡(luò)(Network-on-Chip,NoC)架構(gòu)的提出,從體系結(jié)構(gòu)上徹底地解決了SoC所面臨的這一問題。隨著IP核數(shù)量的急速增加,2D NoC開始面臨著芯片面積、性能、帶寬及功耗等一系列的問題。因此,3D NoC的概念被提出。3D NoC將多個具有2D結(jié)構(gòu)的NoC芯片用3D封裝的方式封裝成一個芯片,芯片之間主要依靠硅通孔技術(shù)(Through Silicon Via,TSV)互連。與2D NoC相比,其具有更小的面積,更短的延遲,在系統(tǒng)性能與功耗方面均獲得了極大的改善與提升。功耗優(yōu)化是NoC設(shè)計的重要部分,本文以功耗優(yōu)化為主要目標,針對如何將IP(Intellectual Property)核合理映射到3D NoC的問題,提出了一種改進初始種群的混合模擬退火遺傳映射算法。首先,通過對初始種群選取方法進行改進來獲取功耗更低的映射方案;其次,針對其選擇方式的隨機性,提出了一種改進的輪盤賭選擇方法,通過對輪盤賭選擇的改進,使得選擇最優(yōu)個體的可能性達到最大;最后,針對遺傳算法局部最優(yōu)問題,在遺傳算法交叉操作階段結(jié)合模擬退火算法,得到全局最優(yōu)方案。實驗在Windows系統(tǒng)下采用C++語言實現(xiàn),結(jié)果顯示,與傳統(tǒng)的遺傳算法相比,該算法具有較好的收斂性,能快速搜索到較優(yōu)解,在核數(shù)量眾多(124個IP核)的情況下,采用改進的模擬退火遺傳算法進行映射產(chǎn)生的平均功耗比使用遺傳算法時降低了32.0%。
【學位授予單位】：合肥工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TP18;TN47
【圖文】：

圖 1.1 2015 國際半導體技術(shù)路線圖Fig 1.1 2015 International Semiconductor Technology Roadmap半導體工藝的進步，VLSI 芯片晶體管密度在不斷增加，每個芯管數(shù)量越來越多，芯片中核的數(shù)目也越來越多，如表格 1.1 所示 ITRS（InternationalTechnologyRoadmapforSemiconductors）對的預測。表 1.1 2015 到 2030 年集成電路芯片發(fā)展的趨勢[2]ab 1.1 Trends in the development of integrated circuit chips from 2015 to 20Production Year 2015 2017 2019 2021 2024 202RAM metal Minimumraphically define half pitch24 22 18 15 12 9PU metal Minimumraphically define half pitch26 18 12 10 6 6

圖 2.2 3D NoC 結(jié)構(gòu)圖Fig 2.2 3D NoC structure diagram構(gòu)越來越小，依靠減小特征尺寸來不斷提升芯而通過在垂直方向堆疊晶體的三維集成技術(shù)的的影響，為半導體與微電子技術(shù)的可持續(xù)發(fā)集成技術(shù)可以將多層不同的器件堆疊在同一一些基本的電路元件，它不再是簡單的平面技術(shù)是一種與器件結(jié)構(gòu)和工藝無關(guān)的技術(shù)，縮小而仍舊保持摩爾定律向前發(fā)展，也極有這種技術(shù)產(chǎn)生的三維芯片也被視為延續(xù)摩爾定

并且在垂直方向上允許堆疊一些基本的電路元件，它不再是簡單的平面互連，其結(jié)構(gòu)如圖2.3 所示。三維集成技術(shù)是一種與器件結(jié)構(gòu)和工藝無關(guān)的技術(shù)，它不僅能夠不依賴于特征尺寸的不斷縮小而仍舊保持摩爾定律向前發(fā)展，也極有可能繼續(xù)支持未來的非 CMOS 技術(shù)，這種技術(shù)產(chǎn)生的三維芯片也被視為延續(xù)摩爾定律的最佳選擇[41]。圖 2.3 三維芯片封裝示意圖Fig 2.3 Three-dimensional chip package schematic

【參考文獻】

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本文編號：2774634