【摘要】：隨著以人工智能、物聯(lián)網(wǎng)和第五代移動(dòng)通信為代表的新興信息智能科技的發(fā)展,給集成電路的設(shè)計(jì)工作帶來新的挑戰(zhàn),各類高速高性能數(shù)字應(yīng)用的日益增長(zhǎng)需要高速高分辨率的ADC來支持。近年來,Sigma-Delta ADC正是由于其自身數(shù)字電路處理信息的強(qiáng)大優(yōu)勢(shì)獲得了快速發(fā)展,而作為Sigma-Delta ADC重要組成部分的模擬調(diào)制器則決定了整個(gè)ADC的速度和精度。因此本文的主要工作為設(shè)計(jì)一款可以應(yīng)用在數(shù)字音頻領(lǐng)域的連續(xù)時(shí)間Sigma-Delta調(diào)制器。本文在深入調(diào)研了連續(xù)時(shí)間Sigma-Delta調(diào)制器的設(shè)計(jì)原理和體系架構(gòu)后,結(jié)合國(guó)內(nèi)外研究現(xiàn)狀以及應(yīng)用的領(lǐng)域確定了本文的設(shè)計(jì)指標(biāo)和架構(gòu)。在保留足夠設(shè)計(jì)余度的前提下,設(shè)計(jì)了噪聲傳遞函數(shù)以及環(huán)路濾波器函數(shù),借用Matlab軟件中的Simulink工具箱搭建調(diào)制器的行為級(jí)架構(gòu),仿真驗(yàn)證和確定系統(tǒng)的各項(xiàng)參數(shù)。隨后對(duì)調(diào)制器中各模塊的非理想性進(jìn)行詳細(xì)分析和計(jì)算,包括運(yùn)放的有限直流增益和增益帶寬積、時(shí)鐘抖動(dòng)、ELD以及工藝偏差的影響等。最后根據(jù)各電路模塊子單元的設(shè)計(jì)指標(biāo)來展開對(duì)晶體管級(jí)電路的設(shè)計(jì)和仿真工作。設(shè)計(jì)實(shí)現(xiàn)了一個(gè)3階3bit量化的連續(xù)時(shí)間Sigma-Delta調(diào)制器。采用TSMC 65nm CMOS工藝,芯片工作在1.3V電源電壓和64MHz時(shí)鐘頻率下,在1MHz的信號(hào)帶寬內(nèi)和各個(gè)工藝角下仿真顯示,調(diào)制器的信噪失真比SNDR為94dB左右,有效位數(shù)為15bit以上。滿足設(shè)計(jì)指標(biāo),可應(yīng)用于相應(yīng)的音頻和無線領(lǐng)域。
【學(xué)位授予單位】：南京郵電大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN761

【參考文獻(xiàn)】

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1 易婷;高性能∑△模數(shù)轉(zhuǎn)換器設(shè)計(jì)[D];復(fù)旦大學(xué);2002年

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本文編號(hào)：2762111