【摘要】：視頻監(jiān)控技術(shù)正在向微型化、數(shù)字化、網(wǎng)絡(luò)化、高靈活性以及低成本的方向發(fā)展,基于視頻采集卡或?qū)Ｓ锰幚砥餍酒膫鹘y(tǒng)視頻監(jiān)控技術(shù)因體積大、通用性及靈活性差、高延時(shí)等缺點(diǎn)使得其應(yīng)用場合有所局限。FPGA(可編程邏輯門陣列)以其并行性、可移植性、高速、高集成度等優(yōu)點(diǎn)使得硬件的軟件化以及模塊的集成化成為現(xiàn)實(shí)。FPGA可以集成視頻監(jiān)控系統(tǒng)的控制器、處理器和接口驅(qū)動(dòng)模塊,實(shí)現(xiàn)采集、緩存、預(yù)處理以及傳輸?shù)热抗δ�。FPGA在視頻監(jiān)控領(lǐng)域具有良好的應(yīng)用前景。論文通過閱讀大量國內(nèi)外文獻(xiàn),分析了當(dāng)前流行的多種視頻監(jiān)控技術(shù),并基于FPGA設(shè)計(jì)了一套完整的視頻采集及預(yù)處理系統(tǒng)。該系統(tǒng)采用Xilinx K7XC7K325TFFG900-2 FPGA作為主處理器,并可移植到其它系列的FPGA處理器。論文給出系統(tǒng)整體設(shè)計(jì)方案,包括視頻采集模塊、緩存模塊、預(yù)處理模塊及數(shù)據(jù)傳輸模塊。設(shè)計(jì)實(shí)現(xiàn)了DVP接口與HDMI接收端接口控制器,支持雙通道視頻采集,提高了系統(tǒng)的通用性與靈活性;采用DDR3 SDRAM乒乓緩存結(jié)構(gòu),解決了大數(shù)據(jù)量緩存延時(shí)問題;設(shè)計(jì)實(shí)現(xiàn)了千兆以太網(wǎng)傳輸控制器與HDMI發(fā)送端控制器,支持雙通道視頻傳輸,提高了視頻數(shù)據(jù)的傳輸距離與帶寬;為提高監(jiān)控畫面質(zhì)量,設(shè)計(jì)實(shí)現(xiàn)了灰度轉(zhuǎn)換、圖像去噪、Alpha背景疊加與圖像縮放等預(yù)處理模塊。論文完成了監(jiān)控系統(tǒng)中視頻采集、緩存、預(yù)處理以及傳輸?shù)娜磕K化功能,并且可以通過參數(shù)化編程滿足不同需求,增強(qiáng)了系統(tǒng)的擴(kuò)展性。經(jīng)過測試與驗(yàn)證,系統(tǒng)功能穩(wěn)定可靠,達(dá)到了預(yù)期目標(biāo)。
【學(xué)位授予單位】：天津工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類號(hào)】：TN948.6;TN791
【圖文】：

本章主要從雙通道視頻采集及預(yù)處理系統(tǒng)的設(shè)計(jì)方案展開，包括系統(tǒng)的總體逡逑設(shè)計(jì)架構(gòu)、各子模塊的設(shè)計(jì)方案以及具體功能介紹。采用Ｘｉｌｉｎｘ公司的逡逑ＦＰＧＡ（ＸＣ７Ｋ３２５ＴＦＦＧ９００－２）作為核心器件，各子模塊調(diào)試驗(yàn)證完成后移植到逡逑Ａｌｔｅｒａ公司Ｃｙｃｌｏｎｅ系列的ＦＰＧＡ處理器，搭建功能高度集成且具有靈活性的逡逑可移植片上系統(tǒng)。逡逑２．１系統(tǒng)總體設(shè)計(jì)架構(gòu)逡逑本文主要完成了基于ＦＰＧＡ的雙通道視頻采集及預(yù)處理系統(tǒng)的整體框架設(shè)逡逑計(jì)，并著重闡述各模塊的實(shí)現(xiàn)過程，通過Ｍｏｄｅｌｓｉｍ以及Ｖｉｖａｄｏ內(nèi)部的邏輯分析逡逑儀驗(yàn)證系統(tǒng)的功能性。實(shí)現(xiàn)了系統(tǒng)中涉及的各個(gè)子模塊，包括攝像頭采集模塊、逡逑ＨＤＭＩ發(fā)送端以及接受端控制模塊、ＤＤＲ３邋ＳＤＲＡＭ高速緩存模塊、預(yù)處理模塊逡逑以及千兆以太網(wǎng)傳輸模塊。中央處理器采用ＦＰＧＡ及Ｖｅｒｉｌｏｇ邋ＨＤＬ（Ｈａｒｄｗａｒｅ逡逑Ｄｅｓｃｒｉｐｔｉｏｎ邋Ｌａｎｇｕａｇｅ）硬件描述語言完成各種接口時(shí)序控制以及內(nèi)部協(xié)議轉(zhuǎn)換。逡逑

證開發(fā)成本以及功能的前提下，本課題采用海力士生產(chǎn)的ＤＤＲ３邋ＳＤＲＡＭ緩存芯逡逑片，在ＦＰＧＡ內(nèi)部設(shè)計(jì)驅(qū)動(dòng)電路實(shí)現(xiàn)ＤＤＲ３邋ＳＤＲＡＭ芯片的讀寫控制。整體模塊逡逑架構(gòu)如圖２－３所示，主要包括：用戶端寫控制模塊、用戶端讀控制模塊、讀寫仲逡逑裁模塊、異步ＦＩＦＯ緩存模塊、ＩＰ核寫時(shí)序控制模塊以及ＩＰ核讀時(shí)序控制模塊。逡逑ＩＰ核寫控制：ＤＤＲ３邋ＳＤＲＡＭ控制器ＩＰ核預(yù)留了兩組總線，其中一組可以逡逑直接綁定到ＤＤＲ３邋ＳＤＲＡＭ芯片端門，另外一組端ｎ留給用戶端使用，該模塊的逡逑主要作用是按照ＩＰ核接收數(shù)據(jù)的時(shí)序?qū)崿F(xiàn)寫控制、對(duì)應(yīng)的波形圖以及Ｖｅｒｉｌｏｇ逡逑ＨＤＬ代碼的實(shí)現(xiàn)。逡逑ＩＰ核讀控制：該模塊的主要作用是按照ＩＰ核讀操作時(shí)序?qū)崿F(xiàn)讀控制、對(duì)應(yīng)逡逑波形圖以及ＶｅｒｉｌｏｇＨＤＬ代碼的實(shí)現(xiàn)。逡逑仲裁模塊：該模塊的主要作用是控制讀寫信號(hào)產(chǎn)生的先后順序。假設(shè)讀寫啟逡逑動(dòng)信號(hào)同時(shí)產(chǎn)生，將會(huì)造成地址線以及使能信號(hào)同時(shí)有效的情況，因此應(yīng)避免讀逡逑寫啟動(dòng)信號(hào)同時(shí)產(chǎn)生。逡逑異步ＦＩＦＯ緩存模塊：該模塊的主要作用是將不能及時(shí)執(zhí)行的數(shù)據(jù)及命令進(jìn)逡逑行緩存，可以根據(jù)需求控制外圍ＦＩＦＯ接口的數(shù)量，當(dāng)本次操作結(jié)束后，可以從逡逑異步ＦＩＦＯ中讀取下一次需要執(zhí)行的命令以及數(shù)據(jù)，這樣可以防止數(shù)據(jù)和命令的逡逑丟失。逡逑９逡逑

圖２－３邋ＤＤＲ３邋ＳＤＲＡＭ讀寫控制器整體功能架構(gòu)圖逡逑２－３邋Ｏｖｅｒａｌｌ邋ｆｕｎｃｔｉｏｎａｌ邋ａｒｃｈｉｔｅｃｔｕｒｅ邋ｄｉａｇｒａｍ邋ｏｆ邋ＤＤＲ３邋ＳＤＲＡＭ邋ｒｅａｄ／ｗｒｉｔｅ邋ｃ戶寫控制模塊：該模塊的主要作用是在己經(jīng)設(shè)計(jì)完成的ＤＤＲ３邋Ｓ上實(shí)現(xiàn)寫操作以及雙通道數(shù)據(jù)寫地址分配。逡逑讀控制模塊：該模塊的主要作用是在己經(jīng)設(shè)計(jì)完成的ＤＤＲ３邋Ｓ上實(shí)現(xiàn)讀操作以及雙通道數(shù)據(jù)讀地址分配。逡逑理模塊設(shè)計(jì)方案逡逑圖２＊４所示，為提高視頻圖像的顯示質(zhì)量和效果，傳輸至上部設(shè)計(jì)圖像預(yù)處理基本算法模塊，重點(diǎn)介紹圖像預(yù)處理常用現(xiàn)過程以及代碼設(shè)計(jì)，包括圖像灰度轉(zhuǎn)換、圖像去噪、Ａｌｐｈａ像縮放模塊。逡逑灰度轉(zhuǎn)換：該模塊的主要作用是減少彩色圖像的數(shù)據(jù)量，提。逡逑

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本文編號(hào)：2758902