發(fā)布時(shí)間：2020-07-06 23:03

【摘要】：帶隙基準(zhǔn)源是模擬電路中重要的基礎(chǔ)模塊,在線性穩(wěn)壓器、開關(guān)電源、高精度比較器等電路中得以廣泛應(yīng)用。由于現(xiàn)如今光刻等制造工藝的不斷進(jìn)步,集成電路的尺寸也隨之在不斷降低。隨著集成電路在飛速發(fā)展,對(duì)于電路的性能也提出了更高的要求。傳統(tǒng)基準(zhǔn)源的溫度漂移高、電源抑制比低,在許多對(duì)精度有要求的電路已不再適用。因此對(duì)于低溫漂、高電源抑制比基準(zhǔn)源的研究有重要意義。本論文在對(duì)國(guó)內(nèi)外帶隙基準(zhǔn)源工作原理研究的基礎(chǔ)上,設(shè)計(jì)了一款低溫漂、高電源抑制比帶隙基準(zhǔn)源。論文首先對(duì)基準(zhǔn)源的發(fā)展歷史及國(guó)內(nèi)外研究進(jìn)展進(jìn)行分析介紹;然后對(duì)幾種不同基準(zhǔn)源結(jié)構(gòu)及原理進(jìn)行分析比較,并對(duì)基準(zhǔn)源的性能指標(biāo)進(jìn)行介紹;最后,對(duì)本文所需帶隙基準(zhǔn)源進(jìn)行設(shè)計(jì)。為了降低基準(zhǔn)源的溫漂系數(shù),采用二階曲率補(bǔ)償技術(shù),利用工作在亞閾值區(qū)的MOS管的特性,抵消了三極管基射極電壓V_(BE)中的二階項(xiàng);為了提高基準(zhǔn)源的電源抑制比,在基準(zhǔn)源中添加了預(yù)調(diào)節(jié)電壓負(fù)反饋電路,實(shí)現(xiàn)對(duì)電源電壓波動(dòng)的抑制。基于0.5μm的工藝庫(kù)進(jìn)行仿真,對(duì)所設(shè)計(jì)的運(yùn)算放大器、基準(zhǔn)源電路進(jìn)行仿真與分析。仿真結(jié)果顯示,運(yùn)放開環(huán)增益是103.7dB,相位裕度65.7°,單位增益帶寬21.5MHz,運(yùn)放的電源抑制比是109.5dB,共模抑制比是68.1dB,運(yùn)放性能優(yōu)異,可滿足基準(zhǔn)源需求;基準(zhǔn)源電路在-50~150℃的溫度區(qū)間內(nèi),溫漂系數(shù)是6.844ppm/℃,在不同工藝角下差異不大,電源抑制比在低頻下為96.44dB,在1MHz時(shí)仍高達(dá)67.5dB,在不同頻率下對(duì)電源電壓波動(dòng)均有良好抑制作用,電路的啟動(dòng)時(shí)間為20.94μs,版圖的有效面積為55*290μm~2。
【學(xué)位授予單位】：哈爾濱理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類號(hào)】：TN432
【圖文】：

圖 1-1 LDO 架構(gòu)[8]Fig.1-1 Architecture diagram of a low voltage differential linear regulator[8]隨著微電子工藝技術(shù)水平的發(fā)展，MOS 管的特征尺寸也在按比如今工藝最先進(jìn)的 Samsung、TSMC 已經(jīng)可以量產(chǎn)器件尺寸 7nm芯片上所集成的器件數(shù)目進(jìn)一步提高，雖然這使得芯片的整體性提高，但是這大大增加了芯片中電路設(shè)計(jì)的難度。傳統(tǒng)的帶隙基精度、溫漂系數(shù)還是電源抑制比上，都已經(jīng)難以滿足當(dāng)前高性能電一款擁有優(yōu)良性能的帶隙基準(zhǔn)源的設(shè)計(jì)就變得十分必須了。當(dāng)前從不同的方面對(duì)基準(zhǔn)源進(jìn)行優(yōu)化，想要設(shè)計(jì)出更高精度的基準(zhǔn)源的基準(zhǔn)源表現(xiàn)出高 PSRR、高精度以及低溫漂�；谀壳半娮釉O(shè)，對(duì)于溫漂系數(shù)低、電源抑制比高的基準(zhǔn)源的研究已變得非常重通過對(duì)當(dāng)前電路需求的研究，本文所設(shè)計(jì)的這款基準(zhǔn)電壓源主要入手，并通過對(duì)電源波紋的抑制，提高電路的 PSRR。從而設(shè)計(jì)良好的帶隙基準(zhǔn)源。 發(fā)展歷史

圖 1-2 低輸出帶隙基準(zhǔn)源[18]Fig.1-2 Low output bandgap reference[18]，通過利用 MOS 管的亞閾值特性代替電路中原有電阻設(shè)計(jì)了一款低功耗的基準(zhǔn)源[19]，輸出結(jié)果顯示，在-2為 7ppm/℃，平均為 15ppm/℃，電源電壓為 1.4~3V， 30mV。，Lei Liao 等評(píng)估、研究了 PSRR 增強(qiáng)的兩個(gè)概念[20]工作電壓 2.7V，可產(chǎn)生 1.26V 的參考電壓，在 1MHz。設(shè)計(jì)的總電流小于 60μA。總體性能十分良好。，青東旭等人[21]通過對(duì)基準(zhǔn)源進(jìn)行分段補(bǔ)償，獲得低溫運(yùn)放輸出節(jié)點(diǎn)與電流鏡柵極，將電源電壓波動(dòng)之間送使得電流鏡中電流保持不變，提高了電路的電源抑制，在-50~150℃范圍內(nèi)，溫漂為 2.27ppm/℃，在低頻dB。成電路的設(shè)計(jì)水平的提高和微電子工藝的不斷進(jìn)步，

迅速在市場(chǎng)上推廣開來，所以如今大量的學(xué)者在進(jìn)行 CMOS 基準(zhǔn)源研究。從消費(fèi)者的市場(chǎng)上看，對(duì)于基準(zhǔn)源的優(yōu)化主要是從低溫漂、高 PSRR、低壓低功耗、低噪聲等方向入手。1.3.1 低溫漂系數(shù)方向溫度與 MOS 管中的許多參數(shù)都息息相關(guān)。比如，當(dāng)溫度有變化時(shí)，MOS 管的閾值電壓也會(huì)隨之發(fā)生改變。一年中同一個(gè)地方的溫度；或者同一個(gè)時(shí)間，不同地點(diǎn)的溫度都會(huì)有很大的差別。設(shè)計(jì)的產(chǎn)品，需要在正常環(huán)境溫度變化中均可正常的使用�；鶞�(zhǔn)源就要求，在溫度改變時(shí)，基準(zhǔn)輸出保持不變或是改變很小�；鶞�(zhǔn)源在進(jìn)行一階補(bǔ)償后，溫漂系數(shù)一般在20~100ppm/℃。現(xiàn)如今，這個(gè)結(jié)果很明顯無法滿足高精度電路的需求。通過閱讀文獻(xiàn)，對(duì)如今的獲得低溫漂的方法做出總結(jié)：對(duì)其分段進(jìn)行線性補(bǔ)償[22,23]、對(duì) VBE線性化補(bǔ)償[24]、利用不同溫度系數(shù)的電阻進(jìn)行補(bǔ)償、對(duì)指數(shù)進(jìn)行曲率補(bǔ)償[25]等。2011 年，楊煜、陸鋒等，在 BGR 電路的其他參數(shù)均為優(yōu)良的情況下，通過曲率補(bǔ)償?shù)姆椒�，使�?BGR 電路的溫漂得到提高[26]。經(jīng)仿真，結(jié)果顯示：電路溫度系數(shù)達(dá)到 11.2ppm/℃。電路的結(jié)構(gòu)圖如圖 1-3 所示。

【參考文獻(xiàn)】

相關(guān)期刊論文 前5條

1 唐俊龍;肖正;周斌騰;謝海情;;一種高電源抑制比的全MOS電壓基準(zhǔn)源設(shè)計(jì)[J];微電子學(xué);2015年04期

2 賽迪;;中國(guó)集成電路市場(chǎng)規(guī)模分析[J];集成電路應(yīng)用;2014年04期

3 楊煜;陸鋒;;一種低溫度系數(shù)曲率補(bǔ)償帶隙基準(zhǔn)電路[J];微電子學(xué);2011年03期

4 吳蓉;張婭妮;荊麗;;低溫漂高PSRR新型帶隙基準(zhǔn)電壓源的研制[J];半導(dǎo)體技術(shù);2010年05期

5 盛慶華;張亞君;王紅義;;一種線性補(bǔ)償?shù)膸痘鶞?zhǔn)電路[J];微電子學(xué)與計(jì)算機(jī);2007年01期

相關(guān)碩士學(xué)位論文 前3條

1 趙巖;高精度低溫漂CMOS基準(zhǔn)源的設(shè)計(jì)與比較[D];西安電子科技大學(xué);2013年

2 王國(guó)瑞;高性能帶隙基準(zhǔn)電壓源的分析與設(shè)計(jì)[D];吉林大學(xué);2010年

3 李帥;低壓低功耗CMOS基準(zhǔn)源補(bǔ)償策略及電路設(shè)計(jì)[D];西安電子科技大學(xué);2010年

本文編號(hào)：2744265