本文關(guān)鍵詞：基于硬件描述語言的可逆邏輯描述與綜合方法，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著集成電路的規(guī)模和集成度的不斷增加,集成電路的功耗問題日益突出,現(xiàn)已成為制約集成電路進(jìn)一步發(fā)展的瓶頸�，F(xiàn)階段集成電路功耗的主要來源之一是計算過程中的不可逆操作,而降低能耗的關(guān)鍵是將不可逆操作變?yōu)榭赡娌僮鳌？赡孢壿嬰娐肥莾H包含可逆操作的新型電路,可以根除源于信息損失的能耗和發(fā)熱,可逆邏輯綜合就是用可逆邏輯單元實現(xiàn)具備預(yù)期功能的可逆邏輯網(wǎng)絡(luò)結(jié)構(gòu),并使得代價盡可能小,它是研究和實現(xiàn)超低功耗集成電路、量子計算機(jī)等的基礎(chǔ)和關(guān)鍵。目前可逆邏輯優(yōu)化的規(guī)模性研究還處于起步階段,很多功能電路還沒有設(shè)計實現(xiàn),現(xiàn)有可逆邏輯功能電路的設(shè)計僅能勝任可逆加法器之類的小規(guī)模簡單電路,雖然部分電路優(yōu)化程度較高但基于人工的設(shè)計方法成本偏高,而且不利于較大規(guī)模電路的優(yōu)化設(shè)計,因此,需要研究新的方法和途徑,實現(xiàn)較大規(guī)模、較復(fù)雜可逆邏輯電路的(半)自動設(shè)計。針對可逆邏輯綜合在設(shè)計較大規(guī)模可逆邏輯電路中遇到的瓶頸,本文借鑒常規(guī)(非可逆)邏輯設(shè)計的成功經(jīng)驗和成果,研究如何利用硬件描述語言和EDA工具,對可逆邏輯電路進(jìn)行描述和功能仿真,并結(jié)合必要的人工干預(yù)和修正,實現(xiàn)較大規(guī)模較復(fù)雜可逆邏輯電路的(半)自動設(shè)計。研究中以算術(shù)邏輯單元(ALU)作為設(shè)計對象,因為它既是典型的較大規(guī)模、較復(fù)雜的常用功能單元電路,因而是檢驗和改進(jìn)可逆邏輯綜合方法的基準(zhǔn)電路,又是未來實現(xiàn)量子計算機(jī)必不可缺的核心部件。具體地說,本文提出了基于Verilog描述可逆邏輯電路的基本方法:以可逆全加器為基礎(chǔ)設(shè)計了兼具算術(shù)運(yùn)算和邏輯運(yùn)算功能的16位可逆ALU,其特點(diǎn)是采用了多操作數(shù)因而運(yùn)算能力更強(qiáng);利用Verilog對上述可逆ALU進(jìn)行了描述,并利用Quarter II對該描述(設(shè)計)進(jìn)行了邏輯綜合和仿真驗證。此外,本文還提出了基于Verilog混合描述的方式,更為簡潔的設(shè)計了可逆全加器。初步實驗表明,本文提出的基于硬件描述語言的可逆邏輯描述與綜合方法有一定的可行性和有效性,相信對較大規(guī)模較復(fù)雜可逆邏輯綜合的研究有一定的參考價值和指導(dǎo)意義。
【關(guān)鍵詞】：可逆邏輯綜合 硬件描述語言 可逆ALU 仿真驗證
【學(xué)位授予單位】：東華大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN791
【目錄】：

• 摘要4-6
• ABSTRACT6-9
• 第一章 緒論9-14
• 1.1 課題研究背景與意義9-11
• 1.2 國內(nèi)外研究現(xiàn)狀及發(fā)展方向11-12
• 1.3 本文主要內(nèi)容及論文結(jié)構(gòu)12-14
• 第二章 可逆邏輯電路基礎(chǔ)14-23
• 2.1 可逆邏輯電路概述14-15
• 2.1.1 可逆邏輯與可逆計算14
• 2.1.2 可逆邏輯電路的主要指標(biāo)14-15
• 2.2 可逆邏輯門15-20
• 2.2.1 一位可逆邏輯門15-16
• 2.2.2 多位可逆邏輯門16-20
• 2.3 可逆邏輯電路綜合方法20-22
• 2.3.1 主要綜合方法介紹20-21
• 2.3.2 設(shè)計方法的比較分析21-22
• 2.4 本章小結(jié)22-23
• 第三章 基于Verilog的可逆邏輯描述方法23-31
• 3.1 硬件描述語言概述23-24
• 3.2 Verilog的描述方式24-26
• 3.2.1 數(shù)據(jù)流描述24-25
• 3.2.2 行為描述25
• 3.2.3 結(jié)構(gòu)化描述25-26
• 3.3 仿真和驗證26-27
• 3.3.1 建立Testbench26-27
• 3.3.2 波形編輯器27
• 3.4 Verilog描述可逆邏輯的基本方法27-30
• 3.4.1 基本方法概述27-28
• 3.4.2 常用可逆邏輯門的Verilog描述28-30
• 3.5 本章小結(jié)30-31
• 第四章 基于Verilog的16位可逆ALU設(shè)計31-47
• 4.1 設(shè)計思路31-32
• 4.2 可逆全加器的設(shè)計32-35
• 4.2.1 經(jīng)典加法器32-33
• 4.2.2 可逆加法器的原理設(shè)計33-34
• 4.2.3 利用Verilog描述可逆全加器34-35
• 4.3 16位可逆ALU的原理設(shè)計35-37
• 4.3.1 算術(shù)運(yùn)算單元35-36
• 4.3.2 邏輯運(yùn)算單元36-37
• 4.4 利用Verilog描述16位可逆ALU37-38
• 4.5 仿真與驗證38-41
• 4.5.1 算術(shù)運(yùn)算38-39
• 4.5.2 邏輯運(yùn)算39-41
• 4.6 較復(fù)雜16位可逆ALU的設(shè)計41-46
• 4.6.1 基于Verilog設(shè)計較復(fù)雜16位ALU42
• 4.6.2 仿真與驗證42-46
• 4.7 本章小結(jié)46-47
• 第五章 利用Verilog混合描述方式設(shè)計可逆邏輯電路47-52
• 5.1 Verilog混合描述方式47
• 5.2 generate語句的用法47-49
• 5.3 基于混合描述方式的可逆全加器設(shè)計49-51
• 5.4 本章小結(jié)51-52
• 第六章 總結(jié)與展望52-54
• 6.1 全文總結(jié)52
• 6.2 展望52-54
• 參考文獻(xiàn)54-57
• 攻讀學(xué)位期間的研究成果57-58
• 致謝58-59
• 附件 1：16位可逆ALU的Verilog代碼59-62
• 附錄 2：16位較復(fù)雜可逆ALU的Verilog代碼62-67
• 附錄 3：混合描述方式設(shè)計可逆全加器的Verilog代碼67-68

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本文編號：274273