【摘要】：隨著電子制造工藝的發(fā)展,產(chǎn)品朝著小型化、高速化、低功耗發(fā)展�，F(xiàn)代高性能芯片的時(shí)鐘頻率逐漸提高、晶體管數(shù)量不斷增加、供電電壓持續(xù)降低、開關(guān)電流不斷增大,造成噪聲裕量不斷降低。這些變化使得電源噪聲對鏈路的影響越來越嚴(yán)重,電子工程師們也將更多的注意力轉(zhuǎn)向于電源分配網(wǎng)絡(luò)(Power Distribution Network,PDN)和去耦網(wǎng)絡(luò)的設(shè)計(jì)來抑制電源噪聲,以保證電源的完整性以及鏈路系統(tǒng)的正常工作。越來越多的工程師通過誤碼率眼圖和最壞眼圖來衡量高速鏈路系統(tǒng)性能的優(yōu)劣。而傳統(tǒng)上獲得眼圖的方法是通過SPICE瞬態(tài)仿真大量的偽隨機(jī)碼,該方法需要耗費(fèi)大量的時(shí)間,還有可能無法獲得最壞眼圖和誤碼率眼圖。為此本文采用快速時(shí)域算法快速地得到全鏈路最壞眼圖和誤碼率眼圖,通過眼圖的相關(guān)數(shù)據(jù)分析電源噪聲對無源鏈路產(chǎn)生的影響,并對全鏈路的性能進(jìn)行準(zhǔn)確地評估。本文基于第四代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Double Data Rate Synchronous Dynamic Random Access Memory 4,DDR4 SDRAM)的高速并行鏈路系統(tǒng),深入剖析了PDN在整個(gè)鏈路工作中扮演的重要角色,然后分析了電源噪聲對鏈路性能的影響,最后通過優(yōu)化電源分配網(wǎng)絡(luò)的去耦設(shè)計(jì)來改善電源噪聲對DDR4傳輸信號的影響。首先結(jié)合最大峰值失真分析(Peak Distortion Analysis,PDA)算法來處理電源噪聲和無源通道噪聲快速得到全鏈路最壞眼圖。為了有效快速的評估PDN的設(shè)計(jì),本文提出了一種準(zhǔn)確快速獲得最壞電源噪聲的方法。誤碼率眼圖的實(shí)現(xiàn)過程是先計(jì)算通道噪聲的概率分布,其次計(jì)算耦合進(jìn)無源通道接收端的電源噪聲概率分布,然后通過矢量擬合的方法驗(yàn)證該噪聲是否符合正態(tài)分布,最后將通道噪聲的概率分布與電源噪聲的概率分布相卷積得到總的概率分布,再結(jié)合高低電平的邏輯門限得到全鏈路誤碼率眼圖。本文在HSPICE中搭建鏈路仿真模型,MATLAB開發(fā)PDN_BER_TOOL軟件,結(jié)合快速時(shí)域仿真技術(shù),快速地得到最壞眼圖和誤碼率眼圖,分析并驗(yàn)證了電源噪聲對鏈路通道的影響,合理地設(shè)計(jì)去耦網(wǎng)絡(luò)抑制電源噪聲來優(yōu)化PDN性能。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN402
【圖文】：

經(jīng)典的信號完整性問題可劃分為反射、碼間干擾主要包含對 PDN 和去耦網(wǎng)絡(luò)的研究，而研究兩者的目的。電源是為芯片提供電流的直接動(dòng)力來源，因此電源質(zhì)量正常工作。為了保證高速電路中信號高質(zhì)量地傳輸和接收聲問題的原因以及解決這些問題的關(guān)鍵途徑。中傳輸?shù)倪^程中是以電磁波的形式向前傳輸，若途中阻抗突變處會(huì)產(chǎn)生反射現(xiàn)象。高速信號的反射一般發(fā)生在傳輸結(jié)構(gòu)、連接件、和封裝處等互連拓?fù)浣Y(jié)構(gòu)改變的地方[4]。阻性負(fù)載反射，和感性負(fù)載反射。而按照反射系數(shù)的正負(fù)負(fù)反射。正反射指的是信號感受到阻抗變小而導(dǎo)致的反射阻抗變大而導(dǎo)致的反射。信號的多次反射會(huì)引起振鈴現(xiàn)象

圖 2.2 不同端接方式端串聯(lián)端接將源端端接阻抗與傳輸線阻抗相匹配，保證傳輸路徑中，發(fā)送端的信號就不會(huì)反射，保證信號向遠(yuǎn)端高效率傳輸。遠(yuǎn)端并遠(yuǎn)端并聯(lián)上拉至電源和遠(yuǎn)端并聯(lián)下拉至地。遠(yuǎn)端并聯(lián)上拉至電源會(huì)，遠(yuǎn)端并聯(lián)下拉至地會(huì)拉低信號的高電平。使得噪聲容限降低，其阻，宜于操作，適用于多個(gè)負(fù)載。戴維南端接采用了上拉和下拉并擺幅最小化的目的。當(dāng)驅(qū)動(dòng)器輸出高電平時(shí)，由于有下拉電阻，高驅(qū)動(dòng)器輸出低電平時(shí)，由于有上拉電阻，低電平會(huì)被拉高，總體會(huì)小。上下拉電阻的選取盡量使得接收器的高低電平的噪聲容限滿足內(nèi)阻的存在，低電平不可能為 0V，而且電路在未工作時(shí)，上拉電然存在電流，這會(huì)增加電路的功率消耗。為此 RC 網(wǎng)絡(luò)端接問世。直流功耗，且不會(huì)拉低高電平電壓值，由于電容的存在信號的高頻系統(tǒng)的時(shí)序。綜上所述，各種短接匹配各有千秋，根據(jù)不同的實(shí)際。

【參考文獻(xiàn)】

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1 劉麗娟;楊兵初;倪蘭;張鍵洋;許雪梅;鄧聯(lián)文;曹粲;;PDN電源地平面去耦電容網(wǎng)絡(luò)設(shè)計(jì)[J];中南大學(xué)學(xué)報(bào)(自然科學(xué)版);2013年10期

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本文編號：2741631