【摘要】：隨著電子信息技術(shù)的飛速發(fā)展,對模數(shù)轉(zhuǎn)換器(ADC)速度和精度的要求越來越高。由于工藝的限制,單片ADC的速度很難再繼續(xù)提高。而時間交織ADC(TIADC)架構(gòu)可有效的解決這一問題。然而,由于各個ADC特性不可能完全一致以及多相時鐘的偏差等因素,時間交織ADC系統(tǒng)必然存在著失配,這些失配嚴重制約著系統(tǒng)的性能,因而對時間交織ADC通道間失配的研究成為國內(nèi)外研究的熱點。本文采用基于標準FIR微分器的互相關(guān)后臺校準算法來校準時鐘失配,在標準FIR微分器求導過程中,微分器的幅度誤差導致校準精度相對較低,針對這一問題本文對校準算法中的求導模塊進行了改進。在對輸入處于第一奈奎斯特區(qū)域信號求導過程中,改進的算法通過使用兩個分數(shù)延遲濾波器按Thiran估計方法來得到幅度誤差更小的微分器從而得到更精確的導數(shù)值,進而提高算法的校準精度。在此基礎(chǔ)上,本文優(yōu)化了基于Thiran架構(gòu)的微分器,通過復用子濾波器得到復雜度更低的微分器,從而節(jié)約資源。本文通過基于微分器的互相關(guān)改進算法估計出時鐘失配誤差,并利用一階泰勒展開公式對時間交織ADC系統(tǒng)的輸出進行補償,從而得到校準后的輸出值。本文使用ADI公司生產(chǎn)的四片AD9233芯片實現(xiàn)了四通道、12bit、420MSPS TIADC系統(tǒng),用來驗證改進算法的有效性。實驗結(jié)果表明,校準后的TIADC系統(tǒng)在輸入頻率為149.97620MHz時,SFDR達到了76.40dB,較校準前提高了33.61dB,因此本文算法具有較好的校準效果。
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TN792
【圖文】：

圖 4-5 四通道 TIADC 系統(tǒng) PCB搭建通道 TIADC 測試系統(tǒng)原理框圖 由函數(shù)信號發(fā)生器提供的輸入信號通通過 HSMC 接口送入 FPGA 中，再根據(jù)第三章所述的校準算法在 FPGA和時鐘失配的校準 四通道TIADC時鐘源HSMC接口存儲校準算法號源FPGA

圖 4-7 四通道 TIADC 系統(tǒng)測試圖設(shè)計rilog 來實現(xiàn)失調(diào)失配 增益失配和時鐘失配的校準電路 再通過 Quar載到 FPGA 中，通過 FPGA 實現(xiàn)對 TIADC 系統(tǒng)的校準 校準電路設(shè)計介紹了失調(diào)失配的校準方法，即將各個子 ADC 的輸出累加求平均得到體校準電路如圖 4-8 所示 Data[11:0] 寄存器 Data[12:0]寄存器DATA[12:指數(shù)平均器加法器

【參考文獻】

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1 朱江;;高精度ADC測試技術(shù)研究[J];電子與封裝;2014年09期

本文編號：2721066