【摘要】：隨著電子信息技術(shù)的飛速發(fā)展,對(duì)模數(shù)轉(zhuǎn)換器(ADC)速度和精度的要求越來(lái)越高。由于工藝的限制,單片ADC的速度很難再繼續(xù)提高。而時(shí)間交織ADC(TIADC)架構(gòu)可有效的解決這一問(wèn)題。然而,由于各個(gè)ADC特性不可能完全一致以及多相時(shí)鐘的偏差等因素,時(shí)間交織ADC系統(tǒng)必然存在著失配,這些失配嚴(yán)重制約著系統(tǒng)的性能,因而對(duì)時(shí)間交織ADC通道間失配的研究成為國(guó)內(nèi)外研究的熱點(diǎn)。本文采用基于標(biāo)準(zhǔn)FIR微分器的互相關(guān)后臺(tái)校準(zhǔn)算法來(lái)校準(zhǔn)時(shí)鐘失配,在標(biāo)準(zhǔn)FIR微分器求導(dǎo)過(guò)程中,微分器的幅度誤差導(dǎo)致校準(zhǔn)精度相對(duì)較低,針對(duì)這一問(wèn)題本文對(duì)校準(zhǔn)算法中的求導(dǎo)模塊進(jìn)行了改進(jìn)。在對(duì)輸入處于第一奈奎斯特區(qū)域信號(hào)求導(dǎo)過(guò)程中,改進(jìn)的算法通過(guò)使用兩個(gè)分?jǐn)?shù)延遲濾波器按Thiran估計(jì)方法來(lái)得到幅度誤差更小的微分器從而得到更精確的導(dǎo)數(shù)值,進(jìn)而提高算法的校準(zhǔn)精度。在此基礎(chǔ)上,本文優(yōu)化了基于Thiran架構(gòu)的微分器,通過(guò)復(fù)用子濾波器得到復(fù)雜度更低的微分器,從而節(jié)約資源。本文通過(guò)基于微分器的互相關(guān)改進(jìn)算法估計(jì)出時(shí)鐘失配誤差,并利用一階泰勒展開(kāi)公式對(duì)時(shí)間交織ADC系統(tǒng)的輸出進(jìn)行補(bǔ)償,從而得到校準(zhǔn)后的輸出值。本文使用ADI公司生產(chǎn)的四片AD9233芯片實(shí)現(xiàn)了四通道、12bit、420MSPS TIADC系統(tǒng),用來(lái)驗(yàn)證改進(jìn)算法的有效性。實(shí)驗(yàn)結(jié)果表明,校準(zhǔn)后的TIADC系統(tǒng)在輸入頻率為149.97620MHz時(shí),SFDR達(dá)到了76.40dB,較校準(zhǔn)前提高了33.61dB,因此本文算法具有較好的校準(zhǔn)效果。
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類(lèi)號(hào)】：TN792
【圖文】：

圖 4-5 四通道 TIADC 系統(tǒng) PCB搭建通道 TIADC 測(cè)試系統(tǒng)原理框圖 由函數(shù)信號(hào)發(fā)生器提供的輸入信號(hào)通通過(guò) HSMC 接口送入 FPGA 中，再根據(jù)第三章所述的校準(zhǔn)算法在 FPGA和時(shí)鐘失配的校準(zhǔn) 四通道TIADC時(shí)鐘源HSMC接口存儲(chǔ)校準(zhǔn)算法號(hào)源FPGA

圖 4-7 四通道 TIADC 系統(tǒng)測(cè)試圖設(shè)計(jì)rilog 來(lái)實(shí)現(xiàn)失調(diào)失配 增益失配和時(shí)鐘失配的校準(zhǔn)電路 再通過(guò) Quar載到 FPGA 中，通過(guò) FPGA 實(shí)現(xiàn)對(duì) TIADC 系統(tǒng)的校準(zhǔn) 校準(zhǔn)電路設(shè)計(jì)介紹了失調(diào)失配的校準(zhǔn)方法，即將各個(gè)子 ADC 的輸出累加求平均得到體校準(zhǔn)電路如圖 4-8 所示 Data[11:0] 寄存器 Data[12:0]寄存器DATA[12:指數(shù)平均器加法器

【參考文獻(xiàn)】

相關(guān)期刊論文 前1條

1 朱江;;高精度ADC測(cè)試技術(shù)研究[J];電子與封裝;2014年09期

本文編號(hào)：2721066