【摘要】：隨著集成電路設計與制造工藝的不斷發(fā)展,從最初單一的晶體管的問世,發(fā)展到門電路的集成,再到今天的片上系統(tǒng)(System on a Chip,SoC)設計技術,使得在小小的芯片上集成上億個晶體管甚至更多成為可能。其大大的提高了系統(tǒng)的可靠性并降低了系統(tǒng)的成本,憑借自身的無數(shù)優(yōu)點,SoC成為了當前技術發(fā)展的必然趨勢,并不斷滲透到各個行業(yè)各個領域之中,得以廣泛應用。本文基于某國產(chǎn)SoC芯片,針對其中的系統(tǒng)監(jiān)控模塊,為其設計了一款模數(shù)轉換器(analog-to-digital convertor,ADC)。本文所設計的ADC采用循環(huán)結構(cyclic),這主要是由于cyclic ADC具有面積小、功耗低、轉換精度與采樣速度適中的特點。傳統(tǒng)的cyclic ADC通常只能支持單端輸入或差分輸入中的一種輸入模式,而本文所針對的系統(tǒng)監(jiān)控模塊需要對芯片上的模擬電壓、溫度信息及片外輸入的模擬信號進行監(jiān)控,這些信號既有單端信號,又有差分信號,這就要求所設計的ADC能同時支持單端和差分兩種輸入模式。因此,根據(jù)系統(tǒng)需求,為設計一種可實現(xiàn)單端和差分兩種輸入模式的cyclic ADC,在傳統(tǒng)RSD算法基礎上提出了一種改進的雙模式RSD算法,并基于此算法,優(yōu)化改進采樣保持電路開關控制方式。該控制方式的優(yōu)點是在支持兩種輸入模式的同時,不需要額外的時鐘周期進行模式轉換,提高了時鐘的利用率。在采樣保持電路和MDAC電路的設計中,使用雙運放結構來代替?zhèn)鹘y(tǒng)全差分運放結構,在避免了共模反饋電路設計的同時,可消除運算放大器的失調誤差對整個電路的影響。其中,在運算放大器的設計上,提出一種兩級自補償結合增益自舉的改進型運放結構,用以代替?zhèn)鹘y(tǒng)的密勒補償方式,既能夠滿足ADC精度的需求,又能夠有效降低其所占用的芯片面積。本文基于GF 28 nm標準CMOS工藝完成了電路的設計、版圖繪制與后仿真驗證。后仿真結果表明在5.2 MHz工作時鐘和2.5 V電源電壓下,提出的cyclic ADC采樣速率為200 kS/s,信噪失真比(Signal to Noise and Distortion Ratio,SNDR)為54.3 dB,有效位數(shù)(Effective Number Of Bits,ENOB)為8.7 bit,功耗為4.97 mW,版圖面積為0.059 mm~2,其性能完全滿足系統(tǒng)監(jiān)控模塊的應用需求。
【圖文】：

圖 0-1 系統(tǒng)監(jiān)控模塊結構框圖0.2 Cyclic ADC 的發(fā)展與研究意義這些年來數(shù)字集成電路得到了快速的發(fā)展，由于具有可靠性高、靈活性好等優(yōu)點，在各類電子產(chǎn)品中都得到了廣泛的應用，甚至有逐漸取代模擬電路的發(fā)展趨勢。但是，人類世界中的信號基本都是以模擬信號的形式存在的，數(shù)字電路是無法對這些信號直接進行處理的，而 ADC 作為數(shù)字信號與模擬信號之間轉換的重要樞紐，其性能的好壞往往會直接影響到整個電子系統(tǒng)的功能，因此高性能 ADC 的研發(fā)逐漸成為了集成電路設計領域中的重要研究課題。在眾多種類的 ADC 結構中，cyclicADC 由于具有占用芯片面積小、功耗低的優(yōu)點，同時還能實現(xiàn)中等的轉換精度與采樣速度，在紅外讀出電路[6]、CMOS圖像處理[7]、無線通訊[8]等很多應用領域中都有廣泛的應用。因此，，在國內外，cyclicADC 的設計成為了研究熱點之一。

第 1 章 ADC 理論概述用來進行接下來的量化操作。量化是將保持的采樣信號轉換成非 1 即 0 的數(shù)字信號，在這個過程中往引入誤差，我們通常將這個誤差稱作為量化誤差。最后，將量化后所得的輸出碼送入編碼器，將這些數(shù)字輸出碼編碼成二進制數(shù)字代碼輸出，至此完成了一次模數(shù)轉換。
【學位授予單位】：遼寧大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TN792

【參考文獻】

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本文編號：2706995