發(fā)布時間：2020-06-01 13:26

【摘要】：直接數(shù)字頻率合成技術(shù)(DDS)具有頻率分辨率高、轉(zhuǎn)換速度快、相位連續(xù)等優(yōu)點,在通信、電子對抗和軍事等領(lǐng)域應(yīng)用廣泛。全數(shù)字結(jié)構(gòu)實現(xiàn)的DDS輸出信號頻率范圍小、雜散較大,限制了 DDS的應(yīng)用。為了改善輸出信號質(zhì)量,實現(xiàn)多種數(shù)字調(diào)制,以FPGA為開發(fā)平臺,設(shè)計并實現(xiàn)了基于CORDIC算法的DDS信號發(fā)生器。本文主要研究內(nèi)容為:(1)CORDIC算法優(yōu)化。針對傳統(tǒng)CORDIC算法中存在的算法收斂范圍小,迭代次數(shù)多的問題進(jìn)行優(yōu)化,通過區(qū)間轉(zhuǎn)化擴大算法收斂范圍,去冗余旋轉(zhuǎn)減少相應(yīng)角度的迭代次數(shù)。Modelsim仿真結(jié)果表明,在對相應(yīng)角度計算時,優(yōu)化后算法的運算速度有了一定提升。(2)信號發(fā)生器硬件電路設(shè)計。以EP4CE10E22C8芯片為處理單元設(shè)計了信號發(fā)生器硬件電路,分為核心板和數(shù)模轉(zhuǎn)換模塊。核心板包括系統(tǒng)電源電路、SDRAM接口電路、復(fù)位電路等,數(shù)模轉(zhuǎn)換模塊主要包括DAC接口電路和放大電路等。(3)信號發(fā)生器邏輯設(shè)計。邏輯設(shè)計主要包括Nios Ⅱ軟核處理器、FPGA內(nèi)部數(shù)據(jù)處理等模塊。Nios Ⅱ軟核處理器主要對串口接收數(shù)據(jù)進(jìn)行處理。FPGA內(nèi)部數(shù)據(jù)處理根據(jù)輸入信號頻率生成相應(yīng)信號,并進(jìn)行相應(yīng)調(diào)制。為了靈活控制信號發(fā)生器,基于Qt設(shè)計了上位機。測試結(jié)果表明,信號發(fā)生器可以產(chǎn)生2ASK、2FSK、2PSK和QPSK四種數(shù)字調(diào)制信號和正弦信號,且波形良好。通過示波器的FFT功能對信號進(jìn)行頻譜測試,結(jié)果表明信號雜散較小,信號質(zhì)量較好�；贑ORDIC算法的DDS信號發(fā)生器具有輸出信號波形連續(xù)、頻譜純度較高、實現(xiàn)多種數(shù)字調(diào)制等優(yōu)點,具有一定的實際應(yīng)用價值。
【圖文】：

mf ，，如果以不小于sf （sf >2maxf 隔采樣，得到離散的采樣數(shù)據(jù)nf 原始信號的完整信息[27]。達(dá)式可以表示為：(t ) Asin( t ) Asin(2 ft out波形，outf 是信號的輸出頻率。當(dāng)值確定，可以得到以下公式： (t ) 2 ft相位增量為 (t)，則頻率值為cfTtf 2 () 內(nèi)，頻率值 f 與相位增量 (t)相

西安科技大學(xué)全日制工程碩士學(xué)位論文位軸方向以相同相位差對信號幅度進(jìn)行采樣，將得到離散的正弦波幅度值序列量化編碼，這個過程叫做模擬信號的數(shù)字化。通過相位圓可以直觀地將以上所述展示，信號的相位編碼與幅度編碼的對應(yīng)關(guān)系如圖 2.2 所示。圖中左側(cè)為相位圓，右側(cè)是相位對應(yīng)正弦信號的幅度值，將編碼后的幅度值存儲在 ROM 存儲器中，就是 DDS 系統(tǒng)中的 ROM 波形查找表[28]。相位圓中包含了正弦信號在周期 [ 0,2 ]內(nèi)的幅度值隨相位的變化。一個相位圓有N2 個相位點， N 是 DDS 系統(tǒng)中相位累加器的位數(shù)，DDS 系統(tǒng)的分辨率為N 2 /2，圖 2.2 是N =4 時，相位與幅度的對應(yīng)關(guān)系。其中有 16 個相位點，對應(yīng)的是16 個幅度值編碼。
【學(xué)位授予單位】：西安科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN741

【參考文獻(xiàn)】

相關(guān)期刊論文 前8條

1 張洪峰;;一種基于NIOSⅡ處理器的串口通訊實現(xiàn)[J];科技視界;2015年21期

2 徐成;秦云川;李肯立;戚芳芳;;免縮放因子雙步旋轉(zhuǎn)CORDIC算法[J];電子學(xué)報;2014年07期

3 聶偉;饒金玲;;基于改進(jìn)型CORDIC算法和FPGA的DDS實現(xiàn)[J];電子技術(shù)應(yīng)用;2013年12期

4 陳婧;;改進(jìn)型CORDIC算法的研究與實現(xiàn)[J];現(xiàn)代電子技術(shù);2011年24期

5 苗圃;張海濤;龐永星;;改進(jìn)型Cordic在DDS雜散抑制中的研究與仿真[J];計算機工程與應(yīng)用;2010年33期

6 陳立功;宋學(xué)瑞;王鑫;;改進(jìn)的CORDIC模塊實現(xiàn)的直接數(shù)字頻率合成器[J];計算機工程與應(yīng)用;2010年17期

7 戴尚義;李東新;;CORDIC算法在DDS中的應(yīng)用[J];中國科技論文在線;2010年01期

8 姚亞峰;付東兵;楊曉非;;基于CORDIC改進(jìn)算法的高速DDS電路設(shè)計[J];華中科技大學(xué)學(xué)報(自然科學(xué)版);2009年02期

相關(guān)碩士學(xué)位論文 前10條

1 鄭朋偉;基于AD9957的寬帶信號發(fā)生器的設(shè)計與實現(xiàn)[D];西安電子科技大學(xué);2018年

2 吳昆倫;低雜散DDS的FPGA設(shè)計研究[D];電子科技大學(xué);2018年

3 李佳憬;基于FPGA的數(shù)字信號合成技術(shù)性能分析[D];北京郵電大學(xué);2018年

4 王韌;基于DDS的高性能雷達(dá)信號發(fā)生器的設(shè)計和實現(xiàn)[D];西安電子科技大學(xué);2017年

5 田廣飛;基于FPGA和PXI總線的任意波形發(fā)生器系統(tǒng)設(shè)計[D];哈爾濱工程大學(xué);2017年

6 賀理;基于FPGA的直接數(shù)字頻率合成器研究[D];蘇州大學(xué);2016年

7 崔朋旭;基于FPGA的基帶信號發(fā)生器的設(shè)計與實現(xiàn)[D];東南大學(xué);2016年

8 宋祖國;基于DDS的調(diào)制信號發(fā)生器的FPGA設(shè)計與實現(xiàn)[D];東北大學(xué);2015年

9 王玉婷;無線信道模擬器的FPGA實現(xiàn)[D];北京郵電大學(xué);2015年

10 岳曉龍;基于DDS的高精度信號發(fā)生器[D];北京郵電大學(xué);2014年

本文編號：2691550