【摘要】：近年來(lái),MOSFET器件尺寸在摩爾定律的指引下不斷減小。隨著MOSFET器件尺寸的不斷減小,短溝道效應(yīng)和量子效應(yīng)對(duì)器件性能的影響變的日趨嚴(yán)重。隧穿場(chǎng)效應(yīng)晶體管(TFET:Tunneling Field Effect Transistor)由于不受玻爾茲曼分布的限制,能夠得到比60mV/dec更低的亞閾值擺幅(SS:Sub-threshold Swing),可實(shí)現(xiàn)器件速度更快的開(kāi)啟與關(guān)斷,并大幅降低器件的功耗,被認(rèn)為是MOSFET最有力的替代者。與MOSFET相比,TFET具有更低的亞閾值擺幅(SS),在較低的工作電壓下能夠得到較大的開(kāi)關(guān)電流比,但傳統(tǒng)TFET仍存在兩個(gè)主要不足:(1)其開(kāi)態(tài)電流太小;(2)反向雙極效應(yīng)比較明顯。本文在L型TFET的基礎(chǔ)上,通過(guò)對(duì)器件結(jié)構(gòu)進(jìn)行優(yōu)化,以達(dá)到在不影響開(kāi)啟特性的前提下抑制雙極效應(yīng)的目的。主要內(nèi)容如下:首先,對(duì)L型TFET進(jìn)行結(jié)構(gòu)優(yōu)化:(1)采用異質(zhì)柵介質(zhì)結(jié)構(gòu),使得柵在源區(qū)和靠近漏的溝道區(qū)具有不同的柵控能力,從而有效抑制反向雙極電流。仿真結(jié)果表明,與傳統(tǒng)LTFET相比,引入異質(zhì)柵介質(zhì)結(jié)構(gòu)的LTFET,反向雙極電流減小了三個(gè)數(shù)量級(jí),開(kāi)關(guān)電流比提高了100倍;(2)通過(guò)輕摻雜漏區(qū)的引入,反向隧穿發(fā)生時(shí),靠近漏區(qū)的隧穿結(jié)由于摻雜濃度較低,結(jié)處電場(chǎng)強(qiáng)度變小,隧穿電流減小。結(jié)果表明,采用輕摻雜漏結(jié)構(gòu)的LTFET在V_(ds)=0.5V時(shí)關(guān)斷電流降低到10~(-15)數(shù)量級(jí),開(kāi)關(guān)電流比得到了有效提升;(3)引入柵漏不覆蓋結(jié)構(gòu),降低了柵電壓對(duì)反向隧穿結(jié)處電場(chǎng)的影響,仿真結(jié)果表明,引入柵漏不覆蓋結(jié)構(gòu)后器件的反向雙極電流降低約三個(gè)數(shù)量級(jí)。接著,對(duì)上述優(yōu)化結(jié)構(gòu)的模擬/射頻特性進(jìn)行了對(duì)比分析。仿真結(jié)果表明,上述優(yōu)化結(jié)構(gòu)可以有效降低器件的柵漏電容,在V_(ds)=1.8V時(shí)柵漏電容可減小到傳統(tǒng)LTFET的二分之一,同時(shí),器件的跨導(dǎo)在優(yōu)化過(guò)程中基本不受影響,器件特征頻率f_T和增益帶寬積得到明顯提升。最后,論文還對(duì)LTFET及其優(yōu)化結(jié)構(gòu)的工藝實(shí)現(xiàn)進(jìn)行了分析,借助Sentaurus TCAD中的工藝仿真工具Sprocess,對(duì)LTFET器件涉及的所有工藝步驟進(jìn)行了詳細(xì)仿真,并對(duì)Sprocess得到的器件結(jié)構(gòu)進(jìn)行電學(xué)特性仿真。仿真結(jié)果與預(yù)期結(jié)果較為符合。綜上所述,本文對(duì)傳統(tǒng)TFET器件結(jié)構(gòu)優(yōu)化和工藝制作進(jìn)行了深入研究。結(jié)果表明,引入異質(zhì)柵介質(zhì)、輕摻雜漏結(jié)構(gòu)和柵漏不覆蓋結(jié)構(gòu)可以有效抑制TFET器件雙極效應(yīng),本文研究成果對(duì)TFET的結(jié)構(gòu)優(yōu)化與工藝實(shí)現(xiàn)具有指導(dǎo)意義。
【圖文】：

第一章 緒論集成電路器件尺寸不斷縮小，集成度不斷增加頸。不斷增加的芯片功耗、短溝效應(yīng)以及亞閾者。本章討論了現(xiàn)如今 MOSFET 器件面臨的晶體管(TFET：Tunneling Field Effect Transisto狀與面臨的挑戰(zhàn)，最后介紹了本文研究的主要現(xiàn)的不斷實(shí)現(xiàn)，集成電路按照每 2-3 年集成度翻如今，芯片產(chǎn)業(yè)面臨新的挑戰(zhàn)，，盡管芯片中晶升，但是它也導(dǎo)致了芯片單位面積功耗的不斷

電壓 VDD和閾值電壓 VTH隨 CMOS 技術(shù)節(jié)點(diǎn)項(xiàng)定義了柵電壓和溝道電勢(shì)的耦合效率，。第二項(xiàng)是一個(gè)與玻爾茲曼分布有關(guān)的使柵電壓能夠很好地和溝道表面勢(shì)相耦要 60mV 改變量才能使漏電流改變一個(gè)OSFET 的閾值電壓(VTH)不能大幅度縮小OSFET 轉(zhuǎn)移特性曲線示意圖(a)線性坐標(biāo)(b)對(duì)leakage current, IOFFInverse slosubthresholog IDS0VTHVTHVGS(b)
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN386

【相似文獻(xiàn)】

相關(guān)博士學(xué)位論文 前1條

1 李妤晨;基于PIN的IMOS與TFET器件研究[D];西安電子科技大學(xué);2013年

相關(guān)碩士學(xué)位論文 前5條

1 趙小龍;L型TFET器件的優(yōu)化及模擬研究[D];西安電子科技大學(xué);2018年

2 蘇杭;TFET單元庫(kù)設(shè)計(jì)技術(shù)研究[D];哈爾濱工業(yè)大學(xué);2015年

3 王一文;基于TFET器件模型的單元特性仿真[D];哈爾濱工業(yè)大學(xué);2015年

4 曹建強(qiáng);基于電場(chǎng)集中的高I_(on)與低I_(off) TFET結(jié)構(gòu)設(shè)計(jì)研究[D];電子科技大學(xué);2017年

5 劉明山;延伸摩爾定律[D];重慶大學(xué);2016年

本文編號(hào)：2671000