【摘要】：隨著摩爾定律的不斷延伸,CMOS(Complementary Metal-Oxide-Semiconductor)工藝器件的尺寸越來越小,集成電路芯片具有了更高的的集成度。但當器件的尺寸來到了深亞微米尺度,進一步縮小的難度越來越大,芯片設計的研究開始朝著三維方向發(fā)展,出現(xiàn)了芯片堆疊封裝技術。電感耦合互連是一種應用于芯片堆疊封裝中的無線互連技術,相對于傳統(tǒng)的硅通孔(TSV,Through Silicon Via)互連、Micro-Bump互連等有線互連方式,它有著成本低、兼容性高、靈活性高等優(yōu)點。但是,電感耦合互連技術也存在著功耗大、電感間會產(chǎn)生串擾、電感占用面積較大等問題,亟待進一步的研究完善。而且由于電感耦合互連出現(xiàn)的時間較短,在有許多場景下的應用需要從頭開始設計。本文以電感耦合互連的實際應用為研究對象,對電感耦合的物理模型進行了分析,對電感耦合互連的收發(fā)電路,以及相關應用設計所面臨的一些實際問題進行了細致探討。主要內(nèi)容包含以下幾個方面:在片上耦合電感的基礎物理特性方面,首先給出了包含串聯(lián)電感、串聯(lián)電阻和并聯(lián)電容的模型,對Greenhouse算法進行了改進,使之可以快速準確的計算片上多層電感的感值。然后由片上電感的模型導出了電感耦合的等效電路模型,得到了電感耦合的傳遞函數(shù)和時/頻域特性。在互感的計算上,基于Biot-Savart定律推導出了一個關于電感直徑、垂直距離和對準偏移的計算公式,可以快速直觀地評估不同尺寸、不同位置下電感間互感的變化。進一步用互感計算的結果,對電感耦合串擾進行計算分析,并設計了實驗對其驗證。在電路層面上,對電感耦合互連的收發(fā)電路進行了低功耗方面的設計。對傳統(tǒng)的NRZ(Non return-to-zero)異步收發(fā)電路進行了介紹,得到其功耗過大的原因是其電流恒定。電流脈沖調(diào)制可以降低電流信號的占空比,進而降低功耗。在NRZ和BPM(Bi-phase modulation)兩種脈沖調(diào)制的基礎上,提出了UPM(Uni-pulse modulation)調(diào)制電路,降低功耗的同時,由于其信號脈沖的單一性,電感間的串擾也得到了有效的減弱。提出了適用于UPM調(diào)制的電感級聯(lián)的工作方式,通過多個電感通道的串聯(lián)合用一股電流來進一步降低功耗,采用了兩種電路來實現(xiàn),其中V型電路的功耗降低程度較大,而H型電路具有更好的頻率特性。在應用方面,對電感耦合互連在多層堆疊芯片中的連續(xù)傳輸方式進行了設計。電感耦合互連的連續(xù)傳輸,要在使用電感數(shù)量盡量少的情況下,保證不同層次之間互不干擾,我們?yōu)榇颂岢隽藘煞N連續(xù)傳輸路徑——帶屏蔽層的雙電感路徑和不帶屏蔽層的三電感路徑,對其工作方式和特點進行了介紹;然后對相應的芯片堆疊結構提出了三種方案。針對多層堆疊的存儲器芯片,提出了使用有限狀態(tài)機的片選方式,可以減少使用芯片Pad和引線的數(shù)量,并且介紹了使用電感耦合互連作為存儲器接口的時序控制方式,使之與傳統(tǒng)存儲器控制電路兼容。最后,對采用電感耦合互連的片上網(wǎng)絡進行了初步的研究。使用電感耦合互連構造片上網(wǎng)絡,最大的優(yōu)點就是可以利用其封裝操作的靈活性,根據(jù)需求在網(wǎng)絡中添加、刪除和替換芯片(節(jié)點)。首先提出了構造單向環(huán)路網(wǎng)絡的方法,然后在它的基礎上,利用電感耦合收發(fā)器可以改變收發(fā)模式的特點,將其擴展成為雙向環(huán)路網(wǎng)絡,可以在一個周期內(nèi)動態(tài)地改變鏈路的通信方向,從而達到降低延遲的目的。然后,將虛通道流控和氣泡流控兩種流控機制應用在環(huán)路網(wǎng)絡上,在延遲、吞吐量、硬件面積開銷和應用性能四個方面比較它們的性能。
【圖文】：

始朝著三維方向轉換[1 6]。向三維方向的擴展，不僅建新的芯片架構的可能，在以往的基礎上，有了更關注。本節(jié)介紹論文的研究背景和意義。的集成度呈現(xiàn)指數(shù)級的增加。晶體管尺寸的縮小，提高。芯片性能雖有了飛躍性的提高,但是芯片通過ted circuit board)板上，相比芯片內(nèi)部，PCB的布線更發(fā)揮受到很大的限制[7 9]。矛盾，片上系統(tǒng) (SoC, System on Chip) 被開發(fā)出來芯片上，原本需要在PCB上的連線被縮短到一個芯決，模塊間能夠高速通信，系統(tǒng)的性能得到較大的

限的芯片面積限制了可搭載的模塊數(shù)量。雖然摩爾定律在不斷的推動單，但物理的極限總有到來的一天，摩爾定律的終結被越來越頻繁的討論制，SoC的性能也會被限制。級封裝(SiP, System in a Package)是一項重要的新技術[14 18]。與SoC不同芯片并排或者疊加封裝在一起組成的系統(tǒng)，而SoC則是將多個功能模塊如圖 1-2 所示，，SiP 是將多種功能芯片，包括處理器、存儲器等功能裝內(nèi)，從而實現(xiàn)一個基本完整的功能。多個芯片縱向多層的堆疊，面積增大，而是增加堆疊的高度，充分的利用了空間。堆疊芯片之間的距離延遲和信號衰減等問題也同時被解決。在功能不同或工藝有差別的芯片出來后，將這些芯片以堆疊的形式裝配，以有線或無線的方式實現(xiàn)芯片間一個三維結構的系統(tǒng)。不需要對單個芯片進行重新設計，可以容易的擴此適用于更廣泛的需求。
【學位授予單位】：華中科技大學
【學位級別】：博士
【學位授予年份】：2018
【分類號】：TN405

【參考文獻】

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1 鄒望輝;片上多層電感的建模與應用研究[D];華中科技大學;2012年

本文編號：2651963