【摘要】：作為唯一理論可證明能達到香農(nóng)極限的信道編碼方案,極化碼自2007年被Ardal Arikan教授提出后就一直是眾多學者研究的熱點。隨著通信技術(shù)的不斷發(fā)展,極化碼因其簡潔的線性編碼方式和優(yōu)越的譯碼性能而在現(xiàn)代通信中占據(jù)重要地位,對極化碼的譯碼器研究則具有極其重要的現(xiàn)實意義。本文對極化碼的編譯原理進行深入探究,通過對性能表現(xiàn)的分析,大膽提出了一種SCS算法譯碼器的FPGA實現(xiàn)方案,并進行仿真實現(xiàn)。主要內(nèi)容如下:(1)研究了同在現(xiàn)代通信中廣泛使用的、可迭代譯碼的Turbo碼和LDPC碼,并與極化碼的編譯原理做對比,說明了各自的特點,展示出極化碼在構(gòu)造方式的獨特性和優(yōu)良的性能表現(xiàn)。(2)研究信道極化現(xiàn)象和極化碼的編譯碼原理。在編碼過程中,說明極化碼生成矩陣的迭代方法,并在研究經(jīng)典信道選擇方法的基礎(chǔ)上,創(chuàng)新性的提出一種基于AWGN信道的BSC-Z(W)信道選擇方法,將AWGN信道轉(zhuǎn)化為BSC信道,通過計算BSC信道的巴氏參數(shù),完成對原AWGN信道的挑選,該方法取得了不錯的性能表現(xiàn)。在譯碼過程中,重點研究極化碼的SC、SCL、SCS譯碼算法,仿真分析各個譯碼算法的性能,其中SCL和SCS算法的性能較為突出,SCS算法在與SCL算法取相同搜索寬度的情況下,誤碼率基本一致,而其計算復(fù)雜度遠小于SCL算法,具有實現(xiàn)價值。(3)提出了一種SCS算法譯碼器的FPGA實現(xiàn)方案。通過對SCS算法的性能分析給出適用于硬件實現(xiàn)的參數(shù)設(shè)置,采用適于硬件實現(xiàn)的最小和算法和合理的量化方案,大膽提出單計算單元LLR蝶形計算結(jié)構(gòu)和雙FIFO有序堆棧結(jié)構(gòu)的硬件設(shè)計,并設(shè)計合理的反饋模塊以簡化計算步驟。使用Verilog HDL語言在QuartusⅡ上進行模塊編寫后,調(diào)用Modelsim進行仿真,在系統(tǒng)時鐘頻率為300MHz的情況下,譯碼器的吞吐率可達6.24Mbps,資源利用率僅為4%。
【圖文】：

圖 4.14 N 4時 SCS 譯碼堆棧存儲情況紹的譯碼流程，第 0 層堆棧輸入空序列；隨后進行第 1 層計算)和(1)兩條長度為 1 的序列，再按照度量值入棧，此時棧頂路計算中，度量值較大的序列 首先出棧擴展出(00)和(01) 兩條棧，然而新擴展的路徑度量值并不是最大，此時棧頂路徑長度將序列 出棧，擴展為(10)和(11) ，再按照度量值插入堆棧， 3 層譯碼；第 3 層將度量值最大的(10)路徑取出并擴展為(10，再按序插入堆棧，，(100) 為棧頂隊列，進入第 4 層；第 4 層0) 和(1001)，再根據(jù)新隊列的度量值插入堆棧中，此時棧頂為決終止條件，因此輸出(1000) 作為譯碼結(jié)果，至此整個 SCS 算 和圖 4.13，黑色實線皆表示譯碼過程中經(jīng)過計算的路徑，可以徑數(shù)少于圖 4.12 中 SCL 算法的實際計算路徑數(shù)，因此 SCS度方面的改進算法。算法及研究方向

圖 7.1 LLR_based RAM 模塊碼算法，初始 LLR 在整個譯碼的過程中僅在進行第一層 f 說，在進行下一幀譯碼前，LLR_based RAM 中的數(shù)據(jù)不會被整個譯碼系統(tǒng)的主體，輸入初始 LLR 信息，串行輸出最終的，頂層譯碼模塊包括堆�？刂颇K、LLR 計算模塊、修正等幾個部分。頂層設(shè)計中，每幀譯碼的輸入數(shù)據(jù)為從 LLR_b特初始 LLR 值，經(jīng)過如狀態(tài)圖 6.5 所示過程進行譯碼，輸數(shù)據(jù)中 1024 比特路徑信息，頂層模塊如圖 7.2 所示。
【學位授予單位】：南京航空航天大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TN911.22;TN791

【參考文獻】

相關(guān)期刊論文 前1條

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相關(guān)博士學位論文 前2條

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相關(guān)碩士學位論文 前4條

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本文編號：2616344